使用 FIFO完成数据传输与同步(中)

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIF0.使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(latency)会增加延迟并降低传输效率.因此时钟域之间传递数据最常用的方法是使用FIF0.异步FIF0的运作(operation)方法是:数据从一个时钟域写入FIF0,该数据从另一个时钟域自FIF0读出.本文讨论两种异步FIF0的设计技巧:1、比较同步指针;2、比较异步指针.     

使用FIFO完成数据传输与同步(上)

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIF0.使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(1atency)会增加延迟并降低传输效率.因此时钟域之间传递数据最常用的方法是使用FIF0.异步FIF0的运作(operation)方法是:数据从一个时钟域写入FIF0,该数据从另一个时钟域自FIF0读出.本文讨论两种异步FIF0的设计技巧:1、比较同步指针;2、比较异步指针.     

关于异步FIFO设计的探讨

在两个不同时钟域中传送数据时,异步先进先出(FIFO,First In First Out)通常被用来保证数据传送的安全性.将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术.关于FIFO设计方法的报道有很多,但我们很难分析其正确性.文章较为详细地介绍了利用格雷码指针实现不同时钟域数据传输的FIFO设计.     

系统级芯片跨时钟域同步技术研究

随着芯片系统复杂性的提高,系统级芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下,这样芯片上的数据必然频繁地在不同区域之间进行传输。在时钟和数据信号从一个时钟域跨越到另一个时钟域时会发生许多类型的同步问题。采用握手信号进行异步时钟域之间的信号传输,和采用异步FIFO进行总线信号跨时钟域设计可以很好地应用在系统级芯片设计中,保证这些跨越了多个域的时钟和数据信号保持同步。     

数字信号在不同时钟域间同步电路的设计

文中从控制信号和数据通路两个方面入手,设计了信号在不同时钟域之间的同步电路。采用直接锁存法和锁存反馈法来控制信号的跨时钟域传递,电路简洁、高效;采用异步FIFO(First In First Out)实现数据信号的同步,并通过格雷码和两级锁存来进行指针的跨时钟域传递,FIFO缓冲区的空满判断采用修改后的格雷码,对n+1位的编码可以节省(n2-n-2)/2次异或操作。该设计解决了信号跨时钟域传递时可能出现的亚稳态问题。     

跨时钟域信号的几种同步方法研究

为使跨时钟域信号能够被目标时钟正确采集,提出并总结了几种同步方法,详尽论述了这些方法所涉及的存储器计算和synthesis设置。跨时钟域信号的同步方法应根据源时钟与目标时钟的相位关系、该信号的时间宽度和多个跨时钟域信号之间的时序关系来选择。如果两时钟有确定的相位关系,可由目标时钟直接采集跨时钟域信号,且在synthesis中应设此两时钟为同步关系;否则,需要借助FIFO(First in,First out),在synthesis时,此两时钟必须设为false path关系。跨时钟域信号的宽度至少应为目标时钟周期的两倍。对于彼此有确定时序关系的多个跨时钟域信号,在同步前应使其保持足够距离。所述方法在CMOS(Complementary Metal Oxide Semiconductor)图像传感器的设计中被实际应用。经仿真和芯片的系统验证,该图像传感器可以正确完成信号在各时钟间的同步,并以60帧/s的速率正确输出分辨率为1 280×720的数据。     

Core与总线系统的异步通信接口设计

文章基于GALS（Globally Asynchronous Locally Synchronous）设计理念，提出一个Core的异步接口设计模型：门控时钟停Core机制、握手机制、电平转脉冲逻辑等构成的异步控制信号处理模型：异步FIFO和双FIFO结构构成的异步数据处理模型。此结构允许Core和总线系统在完全异步的时钟域上工作。FPGA验证结果表明．该模型能正确地实现两者问的信号同步，并能满足具体应用的带宽需求。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

基于多时钟域的异步FIFO设计

在大规模集成电路设计中,一个系统包含了很多不相关的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题.为了解决这个问题,我们可以用一种异步FIFO(先进先出)存储器来实现.本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO设计.     

基于格雷码的深度可配置的异步FIFO设计实现

如何防止产生亚稳态问题,更好地同步异步信号及准确地设计空、满、几乎空、几乎满控制信号的产生是异步FIFO设计的两大难点。介绍了一种异步FIFO的设计方法,用先比较读写地址产生空满标志,再同步到相应的时钟域的方法来准确设计标志位信号的产生。采用格雷(Gray)码来避免亚稳态的出现,性能较稳定,并比较了利用Gray码、单步循环码作异步FIFO指针的优缺点。最后,给出了系统的仿真及综合结果。     

跨越鸿沟：同步世界中的异步信号

只有最初级的逻辑电路才使用单一的时钟.大多数与数据传输相关的应用都有与生俱来的挑战,即跨越多个时钟域的数据移动,例如磁盘控制器、CDROM/DVD控制器、调制解调器、网卡以及网络处理器等.当信号从一个时钟域传送到另一个时钟域时,出现在新时钟域的信号是异步信号.     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

一种延迟可控的异步FIFO电路设计

基于传统异步FIFO延迟电路设计了 一种延迟可控的异步FIFO电路.该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制.建立VCS验证平台,进行功能验证.结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制...     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

浅析SDH传输网同步时钟的组网配置

现代通信网运行着不同的通信设备,这些设备有一个共同的要求,那就是都需要同步。SDH技术,采取主从同步方式,局间定时信号的传递是通过2兆比特/s业务信号码流传递的,网元时钟的定时最终都能跟踪至基准主时钟。各网元在失步状态时,会引起大量的指针调整,影响网络数据正常传输。SDH设备具有灵活的上下电路,强大的支撑网管,开放式的网络接口等功能。文章从理论上分析了SDH网传递时钟的特性,并通过SDH传输网上运行设备进行时钟性能测试实验数据。     

USB3.0物理层中弹性缓冲的设计与实现

弹性缓冲用于在不同的时钟域中同步数据以保持数据的完整性,在USB、PCIE等高速串行总线的物理层中普遍应用.通过分析弹性缓冲的作用机制,根据USB3.O的协议要求,采用具有写指针屏蔽、指针跳跃、断点保存与握手、输出控制等具有创新功能的异步FIFO来设计弹性缓冲,很好实现了时钟频率补偿的目的.所设计的弹性缓冲采用并行10位数据,读写时钟可达到500 MHz的频率.该研究结论可用于满足USB3.0协议的弹性缓冲等高速弹性缓冲的场合,具有一定的工程应用价值.     

芯片设计中读周期的同步问题

文章讨论芯片设计中读周期的同步问题。在高速电路中，各种不确定延时经常会造成时钟、数据及其控制信号的相位错位，导致读入数据丢失，因此，同步问题在读周期里倍受设计人员的关注。文章介绍握手同步和虚拟时钟相位空间的设计方法，对芯片内、外的延迟采取不同的调整方法，二者配合使用，用户可以在一个足够宽阔的范围内无级调整时钟和读数据控制信号的相位，最终达到时钟、控制信号和读入数据三者之间的最佳相位配合。这种设计方法既为板级和芯片级设计带来方便，也为提高高速读周期的可靠性提供了有效途径。     

异步FIFO抗SEU设计

在高空高能粒子的影响下，航天或航空电子设计中广泛使用的异步FIFO容易产生单粒子翻转，从而导致功能紊乱甚至失效。因此在面向航天或航空的高安全电子设计中需采用容错设计来提高异步FIFO电路的抗辐射能力。但传统的三模冗余设计应用于异步FIFO时有一定的局限性，会出现由指针错误引起的某一通道的数据持续出错、跨时钟域导致的输出数据不同步等降低三模冗余防护能力的问题。针对该问题，文中提出适用于异步FIFO的新的电路结构及三模冗余方案。经仿真证明，采用新三模冗余方案构建的异步FIFO在辐射环境下能快速纠正指针错误，同步三路冗余数据，使其具有更高的单粒子防护效果。     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

传输网元指针调整与GSM-R基站时钟同步异常案例分析

通过对某高速铁路GSM-R无线基站的时钟同步故障现象进行分析,揭示出光传输系统的网元指针调整事件及传输系统时钟同步不良问题与无线接入网同步性能之间的关联,并强调了传输系统指针调整事件的日常检查和分析,及时处理定时传送异常事件的重要性.