可编程器件

即插即用信号完整性技术;HAPS ASIC原型设计系统;低功耗的IGLOO系列FPGA;高性能的新版DSP开发工具     

Altera发布嵌入式收发器全新FPGA，实现更佳信号完整性

针对更佳信号完整性设计，Altera公司发布第三代带有嵌入式串行收发器的FPGA StratixⅡGX，为日益增长的高速串行收发器应用和协议提供完整的可编程解决方案。Altera公司介绍说，该产品收发器模块全面支持多种广泛应用的协议，包括PCI Express、串行数据接口（SDI）、XAUI、SONET、千兆以太网、SerialLiteⅡ、Serial RapidIO和通用电气接口6Gbps长距离和短距离（CEI-6G-LR／SR）等，节省了宝贵的逻辑资源，简化了协议支持。此外，设计人员利用Altera完整的系统解决方案（包括知识产权（IP）、系统模型、参考设计、信号完整性工具和支持附件等），可迅速高效的完成设计。     

XILINX推出简化嵌入系统设计的集成开发套件

Ahera公司日前发布了Stratix Ⅱ GX—第三代带有嵌入式串行收发器的FPGA。Stratix Ⅱ GX FPGA是针对最佳信号完整性进行设计的，可为日益增长的高速串行收发器应用和协议提供完整的可编程解决方案。Stratix Ⅱ GX FPGA整合了业界速度最快、密度最高的FPGA架构。器件的低功耗收发器数量高达20个，工作速率在622Mbps至6．375Gbps之间，完全可满足当今和未来的高速设计需求。     

Altera拓展了Arria GX系列的市场

Altera宣布Arria GX FPGA系列收发器速率达到3.125 Gbps,进一步降低了静态功耗,支持更多的串行协议。基于业界认可的StratixⅡGX技术,Arria GX FPGA能够以较低的价格在大批量应用中实现可靠的信号完整性。更高的收发器速率、更多的协议支持以及更低的静态功耗使Arria GX系列在通信、广播、计算机、存储和工业市场上有很高的应用价值。     

良好FPGA信号完整性的实现方法

简介信号完整性是高速系统设计的关键因素。较差的信号完整性会导致工程成本增加,延缓产品发布,降低产品收益。在当今要求产品能够及时面市的半导体市场上,忽略信号完整性可能会造成高达几百万美元的代价。高速系统中如何保持信号完整性无疑取决于对FPGA的选型。本文阐述Altera Stratix II的基准测试,测试结果表明,Stratix IIFPGA显示出良好的信号完整性;以及Altera的信号完整性设计过程,此技术优势在Stratix II FPGA中是如何体现的。以下三种设计层次上的几种因素会导致较差的信号完整性:$芯片级—不恰当的I/O缓冲设计、电流回路…     

高速通信系统 PCB 的电磁兼容性设计

文中从通信系统的信号完整性设计和电磁兼容性设计的概念讲起,重点描述了某高速通信系统的EMC设计方法。该系统基于CPU、FPGA和DDR的核心架构,有信号频率高、交换容量大、板卡EMI指标严格的设计难点。文中在系统的EMC设计过程中重点考虑了高速信号完整性和电源完整性,有效的突破了该高速PCB设计的关键技术,并搭建了测试平台对板卡的信号完整性、电磁辐射进行了全面测试。经实验证明,文中设计的系统信号完整性与电磁兼容性性能优良,充分满足了设计要求,工作稳定可靠。     

Altera SOPC展望21世纪可编程年代

日前，Altera公司的SOPC World在北京举办，内容包括会议和展览，为系统架构师、硬件工程师、软件工程师和板子设计者提供了一次有益的交流机会。SOPC World会议中，Artera探讨了包括性能、成本和面市时间等在内的业内问题，同时详尽地阐述传统ASIC设计的替代方案。与会者了解了如何让数字信号处理和嵌入式系统获得最大性能，及如何使用FPGA如Cyclone Ⅱ和Stratix Ⅱ解决高速设计和信号完整性问题。Altera的合作伙伴也到会进行了高质量和前瞻性的讲演。     

良好FPGA信号完整性的实现方法

简介 信号完整性是高速系统设计的关键因素.较差的信号完整性会导致工程成本增加,延缓产品发布,降低产品收益.在当今要求产品能够及时面市的半导体市场上,忽略信号完整性可能会造成高达几百万美元的代价.高速系统中如何保持信号完整性无疑取决于对FPGA的选型.     

FPGA/CPLD的管脚设置对信号完整性的影响分析研究

随着FPGA以及CPLD在现代电子线路中的出现和使用越来越多,同时电子器件的集成度越来越高、速度越来越快,对电路的稳定性有着越来越严苛的要求,在硬件上表现为对系统电源完整性和信号完整性的严苛要求。从信号完整性的角度出发,通过分析硬件工程师和FPGA/CPLD软件设计工程师容易疏忽的问题,以Altera Cyclone IV系列FPGA进行重点研究,从硬件的角度确保FPGA/CPLD系统的稳定性和鲁棒性。     

Arria GX FPGA收发器

Altera公司推出Arria GX FPGA系列收发器,其速率达到3125Gbps,进一步降低了静态功耗,支持更多的串行协议。Arria GX FPGA能够以较低的价格在大批量应用中实现可靠的信号完整性。更高的收发器速率、更多的协议支持以及更低的静态功耗使Arria GX系列在通信、广播、计算机、存储和工业市场上有很高的应用价值。     

Arria GX FPGA收发器

Altera公司推出Arria GX FPGA系列收发器,其速率达到3.125 Gbps,进一步降低了静态功耗,支持更多的串行协议.Arria GX FPGA能够以较低的价格在大批量应用中实现可靠的信号完整性.更高的收发器速率、更多的协议支持以及更低的静态功耗使Arria GX系列在通信、广播、计算机、存储和工业市场上有很高的应用价值.     

基于UltraScaleFPGA的高速以太网接口设计与验证

阐述UltraScale FPGA高速以太网接口的硬件设计要求，高速以太网接口的硬件设计，根据10G以太网信号完整性要求进行高速信号仿真。探讨信号完整性仿真，优化高速信号PCB设计。     

基于NiosⅡ的网络摄像机设计

本设计采用SOPC技术,使用Altera NiosⅡ处理器,在单片FPGA上集成了视频采集、视频压缩、以太网传输、USB接口、RS232串行接口等模块,设计了一款基于NiosⅡ的嵌入式网络摄像头机。它不同于基于PC机的视频监控系统,不需布设专门网络,降低了成本,即插即用,维护简单;其独特的软核处理器,可根据设计需求随时更改配置,具有很大的灵活性,可广泛应用于电梯远程监控系统中。     

可编程器件

上电即行的单芯片FPGA解决方案；用于1GHz以上的高速系统开发平台；实现控制器局域网的FPGA；带有嵌入式收发器的Stratix Ⅱ GXFPGA；支持Stratix Ⅱ GX系列的Quartus Ⅱ软件5．1；全面支持QuickLogic的超低功耗FPGA     

MAX4951AE：eSATA转接驱动器

Maxim推出双通道缓冲器MAX4951AE,设计用于转接驱动SATAⅠ和SATAⅡ信号。该器件通过重建完整的输出电平保持接收信号的完整性,并通过信号整形降低总体系统抖动（TJ）。器件可以转接驱动发送通道和接收通道的信号,支持SATAⅠ和SATAⅡ数据速率（达3．0Gbps）。     

基于FPGA的2M误码测试仪设计

根据2M误码测试仪的系统整体功能要求．给出了基于FPGA的2M误码测试仪的系统硬件架构和核心控制器FPGA内核的设计框架。重点介绍了系统硬件结构中E1接口的设计方法和软件中的系统时钟模块、测试序列发生模块、位同步信号提取模块和帧同步信号检测模块的FPGA设计方法。同时以Ahera的QuartusⅡ软件为开发平台,给出了部分模块的仿真波形图。     

一种面向系统芯片的FPGA协同验证方法

利用多片FPGA对SOC系统进行功能验证时，原始的系统分割策略常常导致欠优化的结果，有时甚至会付出重新设计的高昂代价。文章在静态时序分析的基础上，提出了一种利用关键路径时延信息提高FPGA分割效率的方法。分割结果表明，该方法能显著改善功能验证效率，明显提高逻辑控制块和I／O的利用率。文中同时讨论了该协同验证策略在处理信号完整性与RTL设计脱节时所具有的优势。     

Altera和TRS-STAR发布汽车行业首款可更新信息娱乐平台

Altera公司和TRS-STAR GmbH公司近日发布了PARIS开发平台——业界首款可完全更新的汽车市场信息娱乐平台。TRS-STAR的PARIS平台采用了Altera？Stratix？Ⅱ FPGA，主要针对新一代汽车信息娱乐和远程信息处理汽车多媒体系统。PARIS平台支持CAN、MOST、USB、以太网和SDHC接口，其可更新汽车图像系统具有多路视频输入和视频输出功能，而且还包括音频处理模块和应用处理器。     

Altera推出Nios Ⅱ系列软核处理器

前不久,Altera正式推出了Nios Ⅱ系列32位RSIC嵌入式处理器.Nios Ⅱ系列软核处理器是Altera的第二代FPGA嵌入式处理器,其性能超过200DMIPS,在Altera FPGA中实现仅需35美分.Altera的Stratix、Stratix GX、Stratix Ⅱ和Cyclone系列FPGA全面支持Nios Ⅱ处理器,以后推出的FPGA器件也将支持Nios Ⅱ.     

基于FPGA的数据采集系统设计

设计了以FPGA为核心逻辑控制模块的高速数据采集系统.设计中采用了自顶向下的方法,将FPGA依据功能划分为几个模块,详细论述了各模块的设计方法和控制流程.FPGA模块设计使用VHDL语言,在Max＋PlusⅡ中实现软件设计和完成仿真.本文给出了一些模块的仿真图形.整个采集系统可实现24路最大工作频率为100 kHz的现场模拟信号采集和4路频率信号采集,且该系统也采集8路系统内部通道信号以达到自校验功能.