基于三层级低开销的FPGA多比特翻转缓解技术

商用现货型FPGA被认为是解决目前空间应用对处理能力需求不断增加的唯一途径,由于其对多比特翻转的敏感性,需要针对空间应用的单粒子效应采取专门的设计加固技术。提出了基于用户逻辑层、配置存储器层和控制层3个层级的容错技术框架。在用户逻辑层,提出了一种新型的低开销的FTR策略用于用户逻辑的错误检测;在配置存储器级,提出了基于模块和帧的动态部分可重构策略用于处理配置存储器的错误;在控制级,以Xilinx ZYNQ片上系统型FPGA为目标,利用其嵌入的硬核处理器进行基于检查点和卷回体制的电路状态保存和恢复。整个容错技术框架在7级流水的LEON3开源器处理器中进行了故障注入的试验验证,试验结果显示在增加85%的LUT资源和125%的触发器资源使用条件下,99.997%注入的故障得到了及时纠正。     

一种基于FPGA的容错嵌入式系统设计

在FPGA内部使用各种IP软核搭建了完整的嵌入式系统,实现了用三个MicroBlaze CPU软核进行表决的三模冗余容错方案。同时对μC／OS—Ⅱ操作系统以及应用程序进行改进,在程序的内部加入了错误检测和校正(EDAC)、函数堆栈保护等容错功能。通过实验证明,该系统减小了器件本身和内存模块受到的SEU(Single Event Upset)影响。     

一种基于FPGA的航空总线容错机制设计

航天应用中,单粒子翻转引发SRAM型FPGA的错误最多,而EDAC设计在纠错模块中有着广泛的应用。将依据扩展海明码设计的[40,32]EDAC模块嵌入到ARINC 659的双口数据DPRAM和指令SRAM中,提高了总线控制器的容错处理能力。     

多机容错操作系统DFTOS的设计与实现

本文介绍了一个适于三模冗余容错计算机系统的系统管理软件ＤＦＴＯＳ，它是一个多机容错操作系统，具有分布处理和容错计算功能，并且与用户具有良好的接口关系，方便用户对系统的使用和开发。     

FPGA的空间容错技术研究

基于SRAM的FPGA对于空间粒子辐射非常敏感,很容易产生软故障,所以对基于FPGA的电子系统采取容错措施以防止此类故障的出现非常重要.通过对敏感电路使用三模冗余(TMR)方法并利用FPGA的动态可重构特性,可以有效的增强FPGA的抗单粒子性能,解决FPGA对因空间粒子辐射而形成的软故障.     

空间辐照环境下的FPGA可靠性设计技术

为了使基于SRAM结构的FPGA系统能够在空间辐照环境下稳定、安全、可靠地运行,FPGA软件的高可靠性设计便显得尤为重要。本文分析了空间辐照条件下FPGA发生故障的原因和机理,并结合实际设计的空间载荷项目,着重从软件方面提出了防范和解决的措施和方案。最后通过仿真和环境实验,验证了设计方案的可行性。     

基于FPGA的双机容错仲裁器研究与设计

仲裁器是双机容错系统的关键部分。本文首先分析仲裁器的功能结构,分析双机系统的故障类型和检测方法,然后在FPGA芯片上,采用片内三模冗余技术和少数表决器方法设计仲裁器,并进行部分重配置设计。解决仲裁器的单点故障和故障累积问题,实现高可靠性的仲裁器设计,并设计相关测试方法完成测试工作。     

一种多模冗余结构存储器系统的容错设计研究

某型飞机代码转换器存储器用于存储ARINC419总线数据的地址,针对存储器数据易丢失影响数据传输的故障,提出了采用多模冗余结构的存储器系统容错设计方案;首先研究了三模冗余结构的可靠性,分析了存储器采用冗余结构设计的可行性,在此基础上,给出了多模冗余结构存储器实现方法和逻辑电路,并对其容错性进行了分析;实际工程应用表明,采用多模冗余结构存储器设计提高了国产化代码转换器的可靠性,降低了该设备的故障率。     

基于XC7V690T的在轨抗单粒子翻转系统设计

针对核心工业级SRAM型FPGA芯片XC7V690T抗辐照能力较弱、在轨运行期间存在较高单粒子翻转风险的问题,为了提高XC7V690T在轨抗单粒子翻转的能力及配置文件注数修改的灵活性,设计了一种基于XC7V690T的在轨抗单粒子翻转系统架构。其硬件架构主要由XC7V690T SRAM型FPGA芯片、AX500反熔丝型FPGA芯片以及多片FLASH组成;软件架构主要包括AX500反熔丝型FPGA对XC7V690T进行配置管理及监控管理,对XC7V690T进行在轨重构管理,XC7V690T通过调用内部SEM IP核实现对配置RAM资源的自主监控和维护。在轨实验结果表明,采用工业级SRAM型FPGA芯片XC7V690T的某航天器通信机在轨测试过程中成功进行了SEM纠错,通信机在轨工作正常,通信链路稳定,满足使用要求,表明该系统架构可以有效提升XC7V690T抗单粒子翻转能力,可以为其他SRAM型FPGA抗单粒子翻转设计提供借鉴与参考。     

FPGA中嵌入式存储器模块的设计

本文设计了一种基于0.13微米CMOS工艺的FPGA芯片中的嵌入式存储器模块.该容量为18Kh的同步双端口存储模块,可以配置成为只读存储器或静态随机存储器,每个端口有6种数据宽度、3种写操作模式可供选择.采用行为级与晶体管级协同仿真的方法,同时完成模块的功能验证和时序参数的提取.全定制的核心版图经过自动布局布线工具的包装,最终产生适用于特定FPGA芯片的完整版图.     

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(...     

基于PXI总线的误码率测试的设计

提出了一种基于PXI总线实现误码率测试的设计方法,针对PXI系统总线的特点和各种设备的接口实际特性,提出了以往在没计误码率测试中难以解决的问题的新思路;首先介绍了PXI系统总线和测试原理,然后论述在测试过程中使用的伪随机码的基本特性,随后提出对测试码信号加入高斯白噪声的软件编程实现以及怎样使加入的噪声后的测试信号被被测设备识别,利用数理统计相关定理和软件编程成功模拟出高斯白噪声和在测试码信号中加入高斯白噪声是设计的关键和独特之处.     

基于RFID系统的误码率研究

该文利用强大的数学工具Matlab和仿真工具Simulink对RFID系统的通信框架进行搭建和仿真,其中主要对通信中不同的编解码方式进行仿真。通过对仿真结果的比较和分析,来选择可靠的编码方式。简单的编码只能提供初步的检错和同步信息,为此还要选择合适的校验方式以提高通信的可靠性。采用CRC校验,并使信道信噪比在30dB以上,仿真显示可以进行可靠的数据传输。对RFID系统的计算机仿真是很有意义的一项工作。     

适用于高误比特率信道的鲁棒信息隐藏

提出不需要原始图文件比对即可提取出隐藏信息的方法。作法是应用扩频信息隐藏技术,选取部分隐藏位置与加入错误修正编码和交错器,强化信息隐藏的强度,以JPEG压缩破坏、随机信道破坏与图像分割等方式来验证。实验结果显示,在JPEG压缩品质为80%,压缩率为16倍时,提取隐藏信息的误比特率在6%以内;随机信道破坏的破坏率在15%时,误比特率在13%以内;图像分割1/2时,误比特率在13%以内。表明该方法能提高信息隐藏在高误比特率信道的鲁棒性。     

一种误码检测的简单设计及仿真

本文介绍了误码检测的工作原理,提出一种基于FPGA的误码测试设计方案,并对仿真结果进行分析说明.     

自适应多位变异遗传算法的实现

Genetic algorithm is a widely used optimization method. Crossover and mutation are two Basicl operatorsof the genetic algorithm. On the basis of analyzing the principles of simple genetic algorithm and discussing its exist-ing problems of crossover point and mutation bit, this paper presents a way of the adaptive multiple bit mutation ge-netic algorithm , which not only can keep the population diversity but also has quicker convergence speed. The resultsof the multi-modal function optimization show that the adaptive multiple bit mutation genetic algorithm is practical and efficient.     

基于FPGA的误码率测试仪的设计与实现

本文提出了一种使用FPGA实现误码率测试的设计及实现方法。该设计可通过FPGA内建的异步串行接口向主控计算机传递误码信息。也可以通过数码管实时显示一段时间内的误码率。文章先介绍了系统构成和工作流程，然后重点分析了关键技术的实现。     

单比特扩压函数及其用途

本文对单比特扩压函数 (简称 SDCF)进行了深入研究 ,给出了 SDCF的基本设计原则和一个安全性能良好且实用的 SDCF,同时阐述了 SDCF在分组密码、消息校验码、消息认证码和数字签名中的用途 .