EDA前沿

Formal Check是一种形式验证工具。它可以验证设计的功能,但是并不需要使用测试向量。该工具用在寄存器传送级的设计阶段,在对整个芯片或者对嵌入的芯核综合之前进行验证。首先,用可综合的Verilog或者VHDL语言将你的设计输入验证系统。然后再按照系统给出的询问模块     

图表输入工具简化HDL设计

Mentor Graphics公司在EDA工具中新近增加的Renoir设计工具,可以利用图表输入进入设计,然后输出HDL码,提供一种高度自动化的设计环境。这种Renoir工具支持VHDL和Verilog,能以各种各样混合搭配的图表输入进行设计,包括状态机、框图、流程图,真值表等。用户也可以利用文本编辑器进入Verilog或VHDL文本。     

Atrenta的SpyGlass工具被评为2002年100种优秀产品之一

2003年初，Atrenta公司(一家预测分析工具供应商)宣布：该公司的获奖产品SpyGlass预测分析工具，已经被EDN杂志选定作为2002年度的100种优秀产品之一。SpyGlass是从数千种电子产品中，作为EDA门类电子产品的代表被选定的。Atrenta公司为加速复杂SoC、ASIC和FPGA的设计进程提供的一种新设计方法——预测分析方法。它的获奖产品SpyGlass软件工具是第一个可以对在RTL级用Verilog和VHDL编码程序表示的设计进行详细构造分析的工具。它可以核对编码风格、RTL级设计的认可交出、设计重用、时钟/重置设定、DFT(designfor test，可测…     

数据通路编译器补充了逻辑综合工具

如果使用 Synopsys 公司的设计编译器(Design Compiler)来进行逻辑综合,并在芯片上设计数据通路,最好选用该公心的模块编译器(ModuleCompiler)。使用这种新的综合工具,通过来自高层次结构描述的综合门级描述,就可使用这种新的综合工具来设计数据通路。这种设计流程类似于用RTL Verilog 或VHDL 进行门级逻辑的综合。模块编译器接受一种被写进     

利用SystemC实现多核系统的快速建模

在多核系统设计中,传统的Verilog/VHDL等语言由于仿真速度慢的缺点,不适合多核处理器建模.为实现快速建模,文中利用SystemC对多核处理器进行建模,并且给出了处理器、共享存储区、信号量、邮箱、自旋锁等模块的建模方法.通过详细的性能分析,寻找系统的性能瓶颈并改进设计.在此基础上,采用手动翻译的方法,实现了可综合的Verilog多核处理器模型.仿真结果显示,SytemC模型相对于Verilog模型可以使仿真速度提高约15倍,并且建模简单,周期级的仿真精确性较高.     

支持PolarPro FPGA开发的开发软件 包括Precision Synthesis综合工具、先进I/O和可配置时钟管理器

QuickWorks开发软件的9．8版可对PolarPro超低功耗FPGA系列提供一个完整的设计环境，包括综合、仿真、时序和功率分析，可在Windows98／2000／ME／XP／NT下运行。QuickWorks9．8集成了Precision Synthesis综合工具，VHDL和Verilog综合可对QuickLogic器件进行优化，为RTL和FPGA设计提供内置的电路图观察功能，以使RTL资源的调试更加容易，     

Verilog语法的基本概念

前言 Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的VerilogHDL模型，也称为模块。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这就是说，无论描述电路功能行为的模块或描述元器件或较大部件互连的模块都可以用Verilog语言来建立电路模型。如果按照一定的规矩编写，功能行为模块可以通过工具自动地转换为门级互连模块。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：● 系统级(system): 用语言提供的高级结构实现设计模块外…     

基于SystemC的事务级协同验证方法研究

随着深亚微米集成电路技术的发展,系统芯片上将集成越来越多的IP核,这些IP核不仅包括为数众多的存储器模块、控制电路模块、时钟电路模块、I/O模块和A/D、D/A模块,还包括很多MCU、MPU和DSP,基于IP核的软硬件协同设计技术已经成为系统芯片发展的必然趋势。软硬件协同设计要求系统功能一部分由硬件实现,而其余部分则由软件实现,系统硬件实现的部分通常是由VHDL、Verilog等硬件编程语言描述其模型,然后进行仿真验证,最后利用EDA工具综合成门级网表并进行版图级的布局布线,而系统软件实现的部分则通常由C、C 等高级语言描述,并最…     

EDA工具

Synopsys Inc的COSSAP StreamDriven Simulator Version 6.7是一种DSP工具,它直接连接到BehavioralCompiler(行为编译程序)以及与TI和AT&T的DSP协同模拟的DSP Devel-oper Kits(DSP开发者套件)。这种基于数据流的工具支持自动VHDL和Verilog码生成,并能得到完整和算法     

印度本地EDA工具供应商迅速崛起

总部设在班加罗尔的SoftJin Infotech公司提供FPGA逻辑综合工具Pinnauq、Verilog前端(VFE)工具、互动网表优化框架(HNO)和EDIF网表-原理图变换程序(N2S)等工具。 Pinnauq把可综合的Verilog RTL描述作输入,然后把它映射到工艺库,从而用目标技术生成RTL的门级等效电路。Pinnauq支持Xilinx公司的XC2000/3000/3100/4000/4000E/5200系列。 Pinnauq工具的关键部件是HDL分     

基于Verilog HDL的可综合有限状态机设计

Verilog HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述。有限状态机是数字系统中的重要组成部分。文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则。最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证。     

SystemC架起了桥梁

当SystemC语言以一种新的开放源码的语言在1999年面世时,给设计工程师带来了不小的困惑.什么是SystemC?一种硬件设计语言?如果是的话,怎么能是基于C 的呢?一种行为级语言?那么它为什么又这么象RTL?它会不会取代Verilog和VHDL?核心的问题其实就是它到底是做什么的?现在五年过去了,以上的所有问题都有答案了.     

SystemC架起了桥粱

当SystemC语言以一种新的开放源码的语言在1999年面世时，给设计工程师带来了不小的困惑。什么是SystemC?一种硬件设计语言?如果是的话，怎么能是基于C 的呢?一种行为级语言?那么它为什么又这么象RTL?它会不会取代Verilog和VHDL?核心的问题其实就是它到底是做什么的?现在五年过去了，以上的所有问题都有答案了。     

手把手教你学CPLD／FPGA设讯（九）

VerilogHDL硬件描述语言（续） 1.Verilog HDL的行为语句 Verilog HDL有许多的行为语句,使其成为结构化和行为性的语言。Verilog HDL语句包括：赋值语句、过程语句、块语句、条件语句、循环语句、编译预处理等,如表1所示。符号“√”表示该语句能够为综合工具所支持,是可综合的。     

VHDL语言的可综合性

采用VHDL语言输入，综合工具综合的自顶向下的设计方法是当前电子设计发展的趋势。但VHDL语言本身是基于仿真，而不是专为综合而设计的，许多VHDL语言结构在综合时将会引起一系列的问题。本文详细地分析了VHDL语言的可综合性问题。     

VHDL语言在电路设计中的优化

VHDL设计是行为级的设计。利用VHDL设计电路是目前对于较复杂的电路系统进行设计时的最好选择,但设计中如何进行电路的简化直接关系到电路的复杂度及可靠性。VHDL语言的优化设计旨在充分利用CPLD／FPGA所提供的硬件资源,使项目设计能适配到一定规模的CPLD／FPGA芯片中,并提高系统的工作速度、降低系统功耗。优化的主要目标是减少适配所需要的宏单元数。本文分析了VHDL设计中容易引起电路复杂化的原因,提出了相应的解决方法。     

高性能FPGA设计的必由之路：基于HDL语言的混合设计方法

FPGA设计的主要方向随着FPGA芯片密度超过10万门,FPGA的设计越来越接近于ASIC设计,为了提高开发效率,增加已有开发成果的可继承性,以及缩短开发周期,在FPGA设计中已大量使用HDL语言（包括VHDL语言和Verilog语言）。使用HDL语言直接面向用户需求进行设计,可大大降低硬件电路设计的难度,根据系统的行为和功能需求,自上而下地逐层进行设计描述、综合。优化、仿真与验证,直到完成器件的设计。但由于FPGA芯片结构的特殊性,使不同厂商的结构有很大的不同,虽然使用HDL语言可大大提高设计能力,但在最大限度地发挥器件性…     

VHDL语言中建模方式及其在数字电路教学中的应用

VHDL支持多层次的混和描述，在实际的设计过程中，对于不同层次上的设计需求也是不一样的。将VHDL语言应用于数字电路教学过程中，针对不同的逻辑单元，采用不同的建模方式，可以培养学生的分析问题、解决问题的综合应用能力，使学生尽可能地掌握和使用VHDL这一现代化的设计工具和设计理念。     

Actel强化Libero集成设计环境

Actel公司是新型可编程逻辑方案的供货商,他们为现场可编程门数组(FPGA)的开发和设计推出了优化的下一代集成设计环境Libero。新版本Libero支持混合模式设计输入,设计师可以选择高级VHDL或Verilog HDL语言模块与原理图模块混合。这种混合模式可以使设计师用原理图描述述HDL中的复杂功能,或将那些模块组合在一起。这种新功能有利于将知识产权(IP)集成到复杂FPGA,并能缩短产品面市时间,提高产量。     

高质量七倍分频电路的设计与实现

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。