X-DSP ALU与移位部件的设计与实现

X型DSP是我们自主研发的一款低功耗高性能DSP。对X型DSP的CPU体系结构进行了深入研究,在详细分析X型DSP的ALU部件和移位器部件相关指令基础上,对ALU与移位器部件进行了设计与实现。采用Design Compiler综合工具,基于SMIC公司0.13um CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821mW,电路面积为71042.9804m2,工作频率达到250MHz。     

精简的指令预测与分支部件的设计

提出了一种精简指令预测与分支部件.指令预测部件由访问延迟不同的两级全相联缓冲组成,在基于同时多线程技术的微处理器条件下使用改进的精简预测部件后,取得了较高的预测准确性.实现了基于超前扩展进位加法器快速计算目标地址与比较器确定指令是否跳转的两线程分支部件的设计,提高了硬件资源的利用率与运算的效率.实例测试结果表明,精简预测与分支部件在测试的过程中达到了较好的效果.     

一种可重构体系结构的声码器ALU设计

文章介绍了采用可重构体系结构的TR600语音编解码器中的ALU设计。重点讨论了ALU的资源部件、数据通路、指令及在设计中的平衡规则。该ALU采用VHDL语言描述,经过仿真、综合和FPGA验证后,完全符合设计要求。     

2900系列4位位片微处理机

尽管2900系列的处理机电路不是第一个4位双极型位片系列,但也许是所有位片系列中最灵活的一种。此外,由于具有双极型-肖特基电路的速度,即每条指令执行时间为90～200ns,这些电路可组装成具有任何字长的计算机系统(图1)。AMD 公司研制的基本系列是由2901的4位算术与逻辑部件(ALU)及2909微程序序列器(图2)构成的。由于输入与 ALU 功能的组     

指令级并行的数学模型

目前,提高CPU性能的一种重要方法是发掘指令级并行性.在CPU里设置多个功能部件,采用复杂的指令执行机制,使尽可能多的指令同时执行.本文用数学模型分析指令并行的一般原理,阐述指令相关的数学本质,并分析消除数据相关和控制相关的基本方法.     

80386高性能32位微处理机原理与应用

2.基本结构 2.1简介 80386是由一个中央处理部件、一个存贮管理部件和一个总线接口组成的。中央处理部件由执行单元和指令单元两部分组成。执行单元包含8个32位的通用寄存流,这些寄存器既可用于地址计算和数据操作,也可构成64位的桶式移位器以加快移位、循环移位、乘法和除法的运算速度。乘法和除法逻辑应用每循环一位的算法。当乘数中的最高有效位为零时,便停止运算。这样普通的32位乘法就可在1微秒内完成。指令单元则可完     

直接操作数部件PROP

5.1 直接操作数部件的组成 直接操作数部件PROP从IBU中接收指令,并按指令要求把直接操作数装配成适合于指令的执行形式,然后经中央总线把指令操作码及有关的直接操作数送给执行指令的中央寄存器,另外PROP也负责执行组织型(f′)指     

新一代并行多线程处理机体系结构

随着微电子技术的发展，单个芯片可以集成越来越多的晶体管。目前的预测是，在未来的十五年，十亿晶体管可以做在一个芯片上。如何充分利用这巨大的资源，计算机体系结构设计者纷纷提出了许多建议。本文在探讨处理机体系结构发展过程的基础上，提出了一种新的＂并行多线程体系结构—ＰＭＡ＂。ＰＭＡ的主要想法是把多个逻辑处理机集成在同一芯片上，而且多个执行部件由这些逻辑处理机所共享。在每个周期，处理机从多个线程取出多条指令调度执行。与简单的单片多处理机相比，它提高了执行部件的利用效率。另一个特点便是ＰＡＭ同时支持指令级和线程级的并行操作。在描述了ＰＭＡ的基本原理之后，本文给出了一种可能的ＰＭＡ硬件实现方案，并且讨论了对软件支持ＰＭＡ所提出的新的要求。     

SMA:前瞻性多线程体系结构

提出了一种新的ＩＬＰ处理器体系结构－前瞻性多线程体系的结构,简称ＳＭＡ．它结合了前瞻性执行机制和多线程执行机制,以整个线程为长步进行前瞻性执行,多个线程并行执行并且共享处理器硬件资源,这样,处理器既通过组合每个线程的指令窗口形成一个大的动态指令窗口,开发出程序中更大的ＩＬＰ,又利用多线程执行机制屏蔽各种长延迟操作,达到较高的资源利用率;介绍了ＳＭＡ执行模型,并讨论了ＳＭＡ处理器的实现和其中的关键技     

一种基于IA-64的并行架构的研究

同时多线程（SMT）能在同一时钟周期执行不同线程的指令,同时开发了指令级并行（ILP）和线程级并行（TLP）。显式并行指令计算（EPIC）关注于编译器和硬件的相互协作。在本文中,我们设计和实现了一套并行环境,其中包括并行编译器OpenUH和基于IA-64的同时多线程体系结构EDSMT,并通过NAS并行测试程序作出了性能评测。     

冗余多线程结构的重命名寄存器配对共享分配策略

同时多线程处理器允许多个线程同时执行,一方面提高了处理器的性能,另一方面也为通过线程冗余执行来容错提供了支持.冗余多线程结构将线程复制成两份,二者独立执行,并比较结果,从而实现检错或者容错.冗余多线程结构主要采用ICOUNT调度策略来解决线程间资源共享问题.然而这种策略有可能造成"饥饿"现象,并降低处理器吞吐率.提出一...     

基于同时多线程的IFSBSMT取指策略研究

取指策略直接影响处理器的指令吞吐率.针对传统处理器取指策略存在取指带宽利用不均衡、指令队列冲突率高的缺点,提出基于同时多线程处理器的取指策略IFSBSMT.该策略以线程的IPC值为基础,速取优先级高的线程进行取指,并利用预取指令条数预算的方式分配取指带宽,采取线程IPC值和L2 Cache缺失率的双优先级动态资源分配机制分配处理器的系统资源.研究结果表明,IFSBSMT策略有效地解决了取指带宽、指令队列冲突及资源浪费问题,进一步提高了指令吞吐率,且具有较好的取指公平性.     

A thread partitioning approach for speculative multithreading

Speculative multithreading (SpMT) is a thread-level automatic parallelization technique, which partitions sequential programs into multithreads to be executed in parallel. This paper presents different thread partitioning strategies for nonloops and loops. For nonloops, we propose a cost estimation based on combined run-time effects of various speculation factors to predict the resulting performance of candidate threads to guide the thread partitioning. For loops, we parallelize all the profitable loops that can potentially offer additional performance benefits by multilevel spawning in loop bodies, loop iterations, and inner loops. Then we select a proper thread boundary located in the front of loop branch instruction to reduce invalid spawning threads that waste core resources. Experimental results show that the proposed approach can obtain a significant increase in speedup and Olden benchmarks reach a performance improvement of 6.62 % on average.     

Simultaneous multithreading: a platform for next-generationprocessors

Simultaneous multithreading is a processor design which consumes both thread-level and instruction-level parallelism. In SMT processors, thread-level parallelism can come from either multithreaded, parallel programs or individual, independent programs in a multiprogramming workload. Instruction-level parallelism comes from each single program or thread. Because it successfully (and simultaneously) exploits both types of parallelism, SMT processors use resources more efficiently, and both instruction throughput and speedups are greater     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

同时多线程技术

同时多线程技术结合了超标量处理器与多线程处理器两者的优点,通过增加很少的硬件资源,把一个物理核映射为多个逻辑核,成为一种研制高性能处理器的重要途径.重点介绍了同时多线程处理器出现的原因、优点、基本组成结构、当前的研究成果及影响,并探讨了当前同时多线程技术的发展趋势.     

ABC95阵列机的FPGA实现及其优化

ＡＢＣ９５阵列机是１６个节点组成的ＳＩＭＤ并行在用ＦＰＧＡ设计实现此机器时的主要问题是ＦＰＧＡ利用率太低。介绍几种优化手段,将ＡＬＵ、乘法器和译码器都用ＦＰＧＡ实现。这样减少了系统各模块之间的连线数,达到了提高ＦＰＧＡ利用率的目的。     

微控制器中ALU与移位逻辑的设计与改进

文章结合8位微控制器IP软核的设计，分析了指令系统的功能与特点，在算法级上对其处理器中数据路径进行了合理的调整与优化，并提出一种将ALU与移位逻辑并行设计的方法。较之于传统的串行设计方法而言，这种并行设计方法不仅描述简单，而且综合得到的电路降低了功耗，具有更快的运算速度，同时并不增加资源消耗。     

一种低功耗八位MCU的设计与实现

介绍了一个低功耗八位微控制器的结构设计，选择了适当的微控制器的体系结构和指令流水线，简化了电路结构，大大减少了执行每条指令所需要的时钟数。另外，通过对算术逻辑单元进行优化设计，节省了系统的资源，减小了电路的寄生电容，从而达到了降低功耗的设计目标。