片式高压多层陶瓷电容器击穿问题的研究

根据实验数据分析了引起片式高压多层陶瓷电容器击穿的机理,结果表明:在静电场中节瘤的凸点电场强度,是电极平面节点电场强度的3倍;端头尖端电荷密度远大于周围电荷密度;空洞和分层中的空气在高压下电离,造成的介质变薄,是MLCC被击穿的重要原因。据此提出改进措施。通过提高膜和印叠质量控制电极厚度、排粘时间和升温速率、调整端浆比例等措施,控制相关因素,使高压产品的耐压性能提高1.5倍左右。     

高压脉冲电容用PMN铁电陶瓷的高压特性

采用感应法对高压下Pb(Mg_(1/3)Nb_(2/3)O_3铁电陶瓷的放电电流进行了测试,其放电电流峰值随着充电电压的增加而增加,最大周期却减小。根据电流波形,计算出了陶瓷在高压下的电容量,其随着充电电压的增加而下降。同时还对放电回路进行了分析,其结果与测试数据一致。     

提高中高压陶瓷电容器质量的几点意见

钛酸锶基介质具有优良的介电特性,是制作低损耗,高可靠性中高压陶瓷电容器的优良材料。认真制定并执行合理的工艺制度是制作高质量中高压陶瓷电容器的必要条件。     

中高压陶瓷电容器国产化应注意的几个问题

质量不稳定和早期失效率较高是国产中高压陶瓷电容器目前存在的主要问题。要完全实现该产品的国产化,应从原料质量、烧块游离氧化物控制及合成工艺、材料粒度、被银留边量及早期失效几方面重点研究。     

DF100A型100kW短波发射机高压穿心陶瓷电容3C33故障分析和改进措施

本文着重对DF100A型100kW短波发射机穿心电容3C33经常损坏的原因进行了分析,并通过对穿心电容3C33的结构和特性的研究,提出了防止穿心电容损坏的改进措施。     

基于高压陶瓷电容器放电回路的优化设计

针对使用高压电容器的几种放电回路,开展了回路参数仿真分析研究。参数辨识结果表明采用高压陶瓷电容和固态开关组成的放电回路参数明显优于采用高压固体电容器和触发管的放电回路,改进装配方式后回路参数也比改进之前明显减小。该改进技术的提出,在不改变既定电性能指标的基础上大大改善了整个回路电路的体积与质量。该改进技术已成功应用于多个爆破项目中。     

中高压陶瓷电容器包封用国产化环氧粉末料

讨论了中高压陶瓷电容器对包封料的高可靠性和工艺合理性的要求。通过试验比较了国内外粉末包封料及其包封层的性能,指出国产粉末包封料存在的主要问题是耐潮性及在流化床中流动性能较差。分析了湿热箱受潮试验中电性能下降的原因以及进口料的性能和组成,研制出在耐潮性方面已接近进口包封料水平的环氧粉末包封料。     

关于中波发射台站天线调配网络中陶瓷真空电容的应用研究

电容是各类电子设备组件的重要部分,对于中波发射台的天线调配网络来说,电容和线圈同等重要,缺一不可,主要用于滤波、调谐、功率传输、阻抗匹配方面.本文主要对陶瓷真空电容在中波天调网络中的应用进行了详细分析,阐述了相较传统陶瓷饼式电容的优点与不足.     

BaTiO3基无铅高压陶瓷电容器材料性能的研究

采用BaTiO3基料,加入SrTiO3、CaCO3、Bi2O3·3TiO2等添加剂制备无铅高压陶瓷电容器材料,研究了添加剂对材料性能的影响,得到了介电常数可调、综合性能较佳的材料。结果表明,在BaTiO3中加入30%SrTiO3、10%CaCO3,并外加3%Bi2O3·3TiO2时(均为摩尔数分数),其εr为3802、tgδ为4.2×10-3、Eb为9.2MV/m;而当在BaTiO3中加入40%SrTiO3、15%CaCO3,并外加4%Bi2O3·3TiO2时,其εr为2089、tgδ为6×10-4、Eb为16.9MV/m。     

基于高压陶瓷电容器放电回路的优化设计

针对使用高压电容器的几种放电回路,开展了回路参数仿真分析研究。参数辨识结果表明采用高压陶瓷电容和固态开关组成的放电回路参数明显优于采用高压固体电容器和触发管的放电回路,改进装配方式后回路参数也比改进之前明显减小。该改进技术的提出,在不改变既定电性能指标的基础上大大改善了整个回路电路的体积与质量。该改进技术已成功应用于多个爆破项目中。     

电极留边量对高压瓷介电容器耐电强度的影响

通过对不同电极留边量的高压瓷介电容器耐电强度进行测试和分析,并从中发现当电极留边量控制在0.8~1.2mm时,能够使高压瓷介电容器的合格率达到最佳值(不良率小于50PPM).从而满足了整机客户的对可靠性的要求.     

偏轴对圆柱形电容器耐压能力的影响

利用分式线性变换研究偏轴圆柱形电容器内的电场分布,分析偏轴对电容器耐压能力的影响,得到偏轴电容器的耐压能力随偏轴距增大而降低的结论,并给出理论数据用以指导偏轴距的控制,供电容器生产工艺中使用和参考。     

A novel analytical model of the vertical breakdown voltage on impurity concentration in top silicon layer for SOI high voltage devices

A novel analytical model of the vertical breakdown voltage (V_{B , V} ) on impurity concentration (N_d ) in top silicon layer for silicon on insulator high voltage devices is first presented in this article. Based on an effective ionisation rate considering the multiplication of threshold energy ε_T in the electron, a new formula of silicon critical electric field E_{S , C} on N_d is derived by solving a 2D Poisson equation, which increases with the increase in N_d especially at higher impurity concentration, and reaches up to 68.8?V/µm with N_d  = 1 × 10¹⁷?cm^?3 and 157.2?V/µm with N_d  = 1 × 10¹⁸?cm^?3 from the conventional about 30?V/µm, respectively. A new physical concept of critical energy ε_B is introduced to explain the mechanism of variable high E_{S , C} with heavy impurity concentration. From the E_{S , C} , the expression of V_{B , V} is obtained, which is improved with the increasing N_d due to the enhanced E_{S , C}. V_{B , V} with a dielectric buried layer thickness (t_I ) of 2?µm increases from 428?V of 1 × 10¹⁷?cm^?3 to 951?V of 1 × 10¹⁸?cm^?3. The dependence of N_d and top silicon layer thickness (t_S ) for an optimised device is discussed. 2D simulations and some experimental results are in good agreement with the analytical results.