基于DSP芯片的高速数字电路模块BIT设计

随着雷达数字化和智能化,含有多个DSP芯片的高速数字电路模块得到了越来越广泛的应用;针对基于DSP芯片的高速数字电路模块构成的信号处理系统诊断能力弱的问题,提出了通过优化模块BIT软件设计提高模块故障诊断能力的方法;分析了该类模块的BIT测试需求,着重介绍了模块主要BIT测试项目的测试原理和设计方法;通过模块自检软面板对模块BIT测试方法进行了验证;试验结果表明该方法具有实用性强、成本低等优点。     

高速数字电路的FPGA实现技巧

高速数字电路是工程设计的一个难点和重点;FPGA和EDA工具提供了实现高速数字电路的资源和技术,把高速数字电路设计与FPGA技术相结合,依靠FPGA芯片和EDA工具所提供的功能来设计高速数字电路,将大大简化高速数字电路的设计难度和工程时间;在FPGA实现高速数字电路的过程中经常遇到的3个问题:时钟偏移、同步器的亚稳态性,以及高速传输接口的处理;在深入理解亚稳态,时钟偏移的产生机理和充分利用FPGA和EDA软件的基础上,可以比较快速地解决以上问题.     

基于CPLD高速可程控数字延迟线的设计与实现

针对兰州重离子加速器冷却储存环(HIRFL-CSR)踢轨磁铁(Kicker)电源的需要,设计了一种基于可编程逻辑器件(CPLD)的高速可程控数字延迟线系统。文中分析介绍了数字延迟线系统结构、工作原理及CPLD芯片的设计并给出了仿真波形。该方案满足了Kicker电源对脉冲进行适当延迟的要求,解决了Kicker电源系统脉冲同步的问题。     

高速数字电路的信号完整性与电磁兼容性设计

在现代高速数字电路设计中,信号完整性和电磁兼容性是设计中非常重要的问题。只有很好地控制串扰、地弹、振铃、阻抗匹配、退耦等电磁兼容因素,才能设计出成功的电路。模拟电路原理在高速数字电路设计的分析和应用中发挥着很大的作用。本文较详细地解释了高速数字电路设计中上述电磁兼容问题的产生原因以及解决方法,最后给出了一个实际设计的仿真实例来说明以上现象。     

高速数字电路的串音现象研究

在数字信号的高速传输中,信号完整性的问题已越来越受到硬件工程师的高度关注。串音现象是信号完整性的问题之一,随着印刷电路板的布线密度增加,尤其是长距离并行线的布局,更容易发生串音现象。从上升沿时间、跨分割平面、传输模式、中间保护线是否接地四个方面阐述了影响串音的因素,并提出了相应的解决方法。     

基于VPX总线的高速数字电路测试系统研究及应用

为解决战略预警雷达、舰载一体化等重点型号雷达中高速数字电路模块的维护能力,设计了基于VPX总线的高速数字电路自动测试系统,通过自研基于VPX总线的多功能测试模块、光纤测试模块,以及通用VPX背板,再结合通用的仪器设备构建测试系统,可兼顾多个型号雷达高速数字电路模块的测试;该系统可提供10路光纤通道,波特率最高为3.2 Gbps;16路GPIO信号,中断响应时间＜50 μs;14路Rocket IO信号,传输速率2.5 Gbps;4路*4Rapid IO信号,传输速率3.125 Gbps;研究及实测结果表明该系统可解决基于VPX总线的高速数字电路模块的测试。     

高速数字电路的信号传输及噪声抑制

由于半导体技术和集成电路的不断发展,信号的传输速度越来越快.但信号的质量和完整性也成为人们关注的焦点内容.其中,对于数字电路而言,噪声的存在在很大程度上影响了信号的质量.因此在进行技术的改进和结构的优化过程中,需要明确噪声的主要来源,从材料方面以及设计方面,积极采取针对性的有效措施,不断提升高速数字电路的信号传输效率.     

计算机高速数字电路设计技术

介绍了电源分布系统和传输线阻抗对高速电路设计的影响,并根据实践经验对如何处理高速电路电源系统的问题和注意事项提出一些指导意见,该文将对越来越多的设计者涉足高速电路的设计提供很好的帮助。     

基于高速ADC和FPGA的宽带数字相关器设计

为同时完成4个Stokes矢量参数的相关测量,反演海面风场,提出了新型数字相关器的设计方法。结合高速数字相关器在数字极化辐射计中的应用,介绍了高速数据采样和相关处理系统。通过两片高速A/D转换器(ADC08D1500)同步采样四路信号,采样结果通过Xilinx公司新一代现场可编程门阵列(FPGA)-Virtex5芯片作相关运算,相关结果通过串口上传到计算机,详细介绍了系统各个部分的接口电路和时序控制的设计。系统可以实现四路信号最高1.5GHz采样率的相关计算。     

一种基于FPGA的高精度大动态数字延迟单元的设计

本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路在Virtex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。     

一种基于40nm高速SRAM的自定时电路设计

分析了SRAM自定时技术的原理,对40nm工艺条件下的自定时电路进行优化,大幅降低了位线电位差的波动幅度.分析对比了本设计与传统设计在0.7V ～1.1V工作电压下的性能,使SRAM的读取速度提高了,功耗降低了,位线电位差增大了.文中SRAM采用SMIC40nm工艺,大小为36KB(X256Y4 D36).     

FPGA的数字脉冲延时发生器设计

本文主要介绍了一种数字式脉冲延时发生器的设计方法,该方案是基于Altera(被Intel收购)的Cyclone Ⅳ系列FPGA实现的,为了同时满足高延时分辨率与大的可调范围,采用了粗细结合的延时方法,粗延时通过计数器法实现,细延时通过AD9501专用延时芯片实现;为了让用户与系统进行通信,在FPGA内部构建了Nios ...     

兴趣导向的数字电路设计实验改革

学生参与实验的热情和兴趣对实验教学的效果有着重要的影响。如何提高学生参与数字电路设计实验的兴趣,并避免倦怠情绪的产生是我们很关心的问题。从实践和展望两方面论述笔者对于实验教学方式方法改革的几点看法,并探讨这些方法对激发学生兴趣的作用。     

基于ARM9的高速PCB板设计技术研究

本文以基于ARM9微处理芯片和实时嵌入式操作系统WinCE设计的高速可靠数据单向通信系统为背景,针对数据单向传输过程中可能出现的误码问题,仅讲述如何采用合理的PCB布局布线方法来改善。根据实际经验,优化了高速PCB板设计遵循的原则,经过测试系统得到较好的通信信道数据及时钟的波形图,设计的产品已批量生产。     

基于数字电路的密码锁设计与实现

在日常生活和工作中,家庭和工作的安全、单位的档案、财务报表和一些个人数据大多采用加锁的办法来保存。本密码锁主要由密码设置电路、发射电路、解码电路、显示电路、电源电路五部分组成。在本密码锁中,按要求按下按键,即输入正确的密码,NE555电路就能正常工作,经解码电路解码,继电器吸合,发光二极管发光;密码不正确的时候,发光二极管不能发光。采用本设计可以很好地实现防范功能。     

数字调制器载波产生电路的FPGA设计

数字调制器载波产生电路的FPGA实现通常都是基于查找表的方法,为了达到高精度要求,需要耗费大量的ROM资源去建立庞大的查找表。文中提出了一种基于流水线CORDIC算法的实现方案,可有效地节省FPGA的硬件资源,提高运算速度。电路在FPGA芯片EP1C12Q240C8上实现,并通过QuartusⅡ嵌入式逻辑分析仪SignalTapⅡ对硬件进行了实时测试,测试结果验证了设计的正确性及可行性。     

微处理器下的数字集成电路测试系统设计

设计一种基于微处理器嵌入结构的数字集成电路测试系统;该系统在保留了传统数字集成电路测试系统使用的布尔差分算法的基础上,将布尔差分算法形成的中间大数据进行模糊神经网络的进一步分析,使得布尔差分算法获得可测故障捕捉结果的同时,将不可测故障进行充分捕捉;最终设计一款提供30×30固定快插式引脚且运行在最大750MHz频率上的数字集成电路测试系统;经过实测,发现升级后算法在测试敏感度和特异度方面均获得提升;该技术革新成果将对高复杂度硬件系统的测试工作带来显著的效率提升。     

高速多体并行存储系统电路设计

本文讨论了各种超高速数据采集系统、超高速任意波形合成系统等高速数字化应用系统的核心技术之一高速多体存储子系统的设计,介绍了适合于各种数据更新率为60MHz以上的超高速系统的一种新型多体并行存储系统电路结构。