基于硬件模型的Cache设计空间探索

采用基于硬件的模拟方法--CPU及cache控制器采用RTL级模型,cache体采用电路模型,对cache的性能和功耗进行研究,给出了较为精确的缺失率和功耗随结构参数变化的设计空间.最后设计了基于CAM高相联度cache,与基于RAM的高相联度cache相比,其指令cache和数据cache的平均能耗分别降低了35.16%和30.68%.     

人工神经网络控制的实时仿真系统

为了观测使用人工神经网络作为控制器的实际的自动控制系统的控制效果,我们开发了一种实时闭环仿真系统.该仿真系统具有两个独立的部分:一部分是被控对象部分,由PC计算机计算被控对象的数学模型来模拟;另一部分为控制器部分,由真正的神经网络硬件实现.两部分由硬件接口电路连接在一起.此仿真系统工作于真正的时间轴中,即数学模型中的时间常数不再仅仅是计算中的参数而是反映真正的时间长度,它满足检验用于实际系统的神经网络控制器性能的需要.实验结果表明,此实时仿真系统对于设计基于人工神经网络的控制系统是一种有用的工具.     

一种低功耗的高性能四路组相联CMOS高速缓冲存储器

采用0.18μm/1.8V 1P6M数字CMOS工艺设计并实现了一种用于高性能32位RISC微处理器的64kb四路组相联片上高速缓冲存储器(cache).当采用串行访问方式时,该四路组相联cache的功耗比采用传统并行访问方式在cache命中时降低26%,在cache失效时降低35%.该cache的设计中还采用了高速电路模块如高速电流灵敏放大器和分裂式动态tag比较器等来提高电路工作速度.电路仿真结果显示cache命中时从时钟输入到数据输出的延时为2.7ns.     

一种低功耗的高性能四路组相联CMOS高速缓冲存储器

采用0 .1 8μm/ 1 .8V1 P6 M数字CMOS工艺设计并实现了一种用于高性能32位RISC微处理器的6 4 kb四路组相联片上高速缓冲存储器(cache) .当采用串行访问方式时,该四路组相联cache的功耗比采用传统并行访问方式在cache命中时降低2 6 % ,在cache失效时降低35 % .该cache的设计中还采用了高速电路模块如高速电流灵敏放大器和分裂式动态tag比较器等来提高电路工作速度.电路仿真结果显示cache命中时从时钟输入到数据输出的延时为2 .7ns     

Cache中Tag电路的设计

在SoC系统中,片上缓存（Cache）的采用是解决片上处理器和片外存储器之间速度差异的重要方法,Cache中用来存储标记位并判断cache是否命中的Tag电路的设计将会影响到整个Cache的性能。本文阐述了Tag电路原理,采用write和compare两根控制信号线,控制Tag电路在预充电,比较和加载三种状态之间进行转换。仿真结果表明Tag电路可以实现其功能,使系统性能得到提高。     

基于Proteus的单片机汉字点阵显示电路设计

在嵌入式系统软硬件设计仿真平台Proteus的基础上设计了16×16 LED汉字点阵显示电路.硬件电路由AT89C51单片机控制器、LED显示屏行列驱动电路以及LED点阵显示屏3部分组成.通过汉字字模点阵数据批量生成软件来实现汉字点阵,采用汇编语言对单片机进行控制操作.完成了实物电路并在 Proteus软件的基础上对结果进行了仿真,得到了汉字点阵效果图.实验结果表明,在单片机显示领域的设计开发中Proteus软件具有重要的实用价值,可以大幅缩短开发周期,节约开发成本.     

单片机液晶显示系统的设计

以C8051F单片机和液晶显示控制器KS0108为核心,设计了单片机控制的液晶显示系统。重点研究了图形的动态显示技术,介绍了液晶显示模块的硬件、软件特性。文中设计的电路在C8051F020单片机仿真实验系统上进行了仿真,实验结果表明,设计达到了预期目标。     

基于Boost变换器拓扑PFC电路的建模与分析

介绍了以Boost变换器为主拓扑结构，平均电流控制模式下PFC电路的工作原理，并在准静态分析法的基础上，建立了系统的简化小信号模型。在此基础上，以闭环系统的带宽fc和相位裕量Φ为设计指标，给出了实用的闭环反馈控制器的设计方法。仿真与实验结果表明，所建立的小信号模型及控制器设计方法不仅对模拟PFC电路中补偿器RC网络中参数的设计有实用意义，而且在考虑系统延时的情况下，也适合于数字PFC电路中控制器的设计。     

基于DS18B20的温度自动控制系统的设计

设计一个以AT89S51为主控制器的温度自动控制系统。采用单总线数字式温度传感器DS18B20采集温度环境,用LCD 128X64液晶显示屏显示。系统主要由主控制器、测温电路、显示电路和温度调节电路组成,结合KEIL和PROTEUS仿真软件模拟实现控制过程。经过仿真,整个系统电路简单,测温准确。     

基于单片机的直流调速系统设计

该文用工程设计法对双闭环直流调速系统进行设计,在此基础上选用凌阳61、系列单片机为控制核心组成硬件电路,选择了控制策略和控制算法,应用C语言在IDE的开发环境下进行了数字PI调节器程序设计,并用MATLAB对系统进行了仿真.通过数字控制器在DKSZ-1电机控制实验装置上实验,达到了良好的控制效果.     

基于FPGA的SDRAM控制器设计与实现

针对SDRAM(Synchronous Dynamic Random Access Memory)在缓存图像数据时时序的控制比较复杂的问题,在研究SDRAM的特点和原理的基础上,提出了一种基于现场可编程逻辑器件FPGA(Field Programmable Gate Array)为核心的SDRAM控制器的设计方案。采用分模块的思想,把SDRAM的控制分成不同的功能模块,各模块之间通过信号状态线相互关联,并且相关模块利用状态机来控制整个时序的过程。另外,为了提高SDRAM的缓存速度,选择了SDRAM工作在页突发操作模式下,使SDRAM的读写速度有了大幅的提升。整个控制系统经过仿真和在线逻辑分析仪验证表明:控制器能准确地对SDRAM进行读写控制,稳定可靠,可应用于不同的高速缓存系统。     

Selective Data Deactivation Mechanism in Sustainable Area-based Cache for Mobile Social Networks

This paper presents a proposal of a more resilient mechanism of an area-based sustainable cache system under a temporary decrease of the number of terminals. This mechanism suppresses interruptions of data relay and disappearances of cache data in the cache continually. The core technology enables each terminal to retain the received data in cache areas as ??deactivated data?? instead of deleting the data, even after a terminal leaves the area. Deactivated data are not relayed outside the target designated cache area. The data are reactivated and redistributed to others as relay data once the terminal revisits there. Consequently, the data are shared across time. Furthermore, particularly addressing the limitation of terminal storage, we proposed an adaptive scheme to select which data should be retained as deactivation data. This new mechanism leverages the proposed method under the storage limitation. As presented at the end of this paper, the simulation evaluations underscore the effectiveness of the proposed mechanism, and the adaptive selective scheme of deactivated data.     

基于RISC核的HDTV系统层解码设计

嵌入式的RISC核已经成为系统集成芯片中最为常用的部件,它不仅完成系统基本的控制功能,还承担一定的算法任务.在MPEG-2MP@HL集成解码芯片中,一种考虑是采用RISC核的控制器完成TS流的解复用、系统信息解码、视频和音频的同步控制等.本文以符合ATSC标准的MPEG-2TS流解复用和系统信息解码为算法对象,研究在片上指令缓存有限的情况下设计嵌入式RISC核时,系统层解码的软/硬件协同设计.通过对系统层解码进行的软件仿真,给出了具体的解码流程和相应的仿真结果,为如何分配片上指令和数据Cache提供了参考,这些结论都已被应用到实际的HDTV系统集成解码芯片的设计中.     

Cooperative caching for content dissemination in vehicular networks

The explosive growth of mobile data traffic has made cellular operators to seek low‐cost alternatives for cellular traffic off‐loading. In this paper, we consider a content delivery network where a vehicular communication network composed of roadside units (RSUs) is integrated into a cellular network to serve as an off‐loading platform. Each RSU subjecting to its storage capacity caches a subset of the contents of the central content server. Allocating the suitable subset of contents in each RSU cache such that maximizes the hit ratio of vehicles requests is a problem of paramount value that is targeted in this study. First, we propose a centralized solution in which, we model the cache content placement problem as a submodular maximization problem and show that it is NP‐hard. Second, we propose a distributed cooperative caching scheme, in which RSUs in an area periodically share information about their contents locally and thus update their cache. To this end, we model the distributed caching problem as a strategic resource allocation game that achieves at least 50% of the optimal solution. Finally, we evaluate our scheme using simulation for urban mobility simulator under realistic conditions. On average, the results show an improvement of 8% in the hit ratio of the proposed method compared with other well‐known cache content placement approaches.     

嵌入式处理器中SDRAM控制器的指令FIFO设计及优化

本文提出了SDRAM预取FIFO的设计，充分利用SDRAM的流水特性，提高无Cache嵌入式处理器性能。通过软件指令静态分析和软件模拟两种分析方法，评估预取逻辑的深度，得到最优化的设计。基于Drystone基准程序的测试表明，本文提出的指令FIFO可以将处理器的性能提高约50％。     

基于FPGA的PCI局部总线控制器的Verilog实现

首先简单介绍了PCI总线接口芯片CY7C09449的特点和功能,然后提出了一种基于FPGA和CY7C09449的PCI局部总线控制器的设计方法,并详细阐述了各个模块的设计思路和功能,最后给出了该PCI局部总线控制器的时序仿真结果。仿真结果说明,采用该PCI局部总线控制器可以很方便地实现PC机和FPGA之间的数据流传输,并能很好地完成PC和FPGA间的交互通信功能。     

Evaluating power consumption of parameterized cache and busarchitectures in system-on-a-chip designs

Architectures with parameterizable cache and bus can support large tradeoffs between performance and power. We provide simulation data showing the large tradeoffs by such an architecture for several applications and demonstrating that the cache and bus should be configured simultaneously to find the optimal solutions. Furthermore, we describe analytical techniques for speeding up the cache/bus power and performance evaluation by several orders of magnitude over simulation, while maintaining sufficient accuracy with respect to simulation-based approaches     

A Lease Algorithm to Maintain Strong Mapping Cache Consistency

In the Locator/ID separation protocol (LISP) network, mapping caches are usually used in Ingress tunnel routers to cache recently used identifier-to-locator mappings of remote hosts. When the original mapping in the Egress tunnel router changes, it introduces the problem of cache consistency. In general, the mapping cache supports weak cache consistency by using the time-to-live (TTL) mechanism. However, a stale mapping could lead the packets to a wrong destination. In this paper, we first evaluate the performance of TTL by trace-driven simulation and the results indicate that maintaining strong mapping cache consistency has become an indispensable mechanism in the LISP network. Then we design the lease algorithm to realize the strong consistency and propose analytical models to decide the lease duration based on the state space overhead and the control message overhead, respectively. We present numerical results to estimate the mapping change frequency, to show the impact of different parameters on the lease duration and to explore the relationship between the state space and control message overhead. Finally, we do the trace-driven simulation to compare the lease algorithm to polling-every-time and invalidation in terms of the state space and control messages. The lease algorithm with an appropriate lease duration can balance the state space and the control message overhead while providing strong mapping cache consistency.     

一种面向CMP的可变相联度混合Cache结构

以V-Way Cache结构为原型,提出一种面向CMP的可变相联度混合Cache结构CMP-VH.CMP-VH将最后一级片上Cache划分成一种优化的私有/共享结构,Tag私有,数据部分私有部分共享.采用基于数据块的重用信息替换策略,提供显式和隐式两种机制在核间对共享数据进行容量划分.并行程序负载SPLASH-2的模拟...     

嵌入式LCD控制器对帧缓存操作的关键问题研究

针对嵌入式LCD控制器存在读写帧缓存冲突这一关键性问题,在分析比较两种常见解决方案基础上,提出了一种新的解决方案.设计并实现了一种新的嵌入式LCD控制器.引入时分复用技术解决了读写帧缓存的冲突问题;利用状态转移机制实现了读写SRAM操作.对LCD控制器内部SRAM接口模块的组成结构和工作原理进行了分析,并在Quartu...