基于EDK的高速数据收发嵌入式用户IP核设计

介绍了基于FPGA嵌入式系统的多通道高速数据收发模块的用户IP核设计。在Xilinx公司的ISE开发工具中,用FPGA器件中的硬核RocketIO及软核FIFO设计用户逻辑;使用嵌入式开发工具EDK封装成可在FPGA嵌入式系统中使用的用户自定义IP核,最后通过实际测试验证了该方法的实效性。     

用于测试SDRAM控制器的PDMA

设计了一种用于测试SDRAM的可编程直接存储器存取控制模块(PDMA)，把设计的PDMA作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真、综合并将结果下载到PFGA上，建立基于FPGA的测试平台进行硬件测试验证。结果表明，板上PDMA工作频率66MHz，达到快速访问的设计要求。PDMA仿真了多个IP与SDRAM的数据交换，并且建立在通用的PCI环境下。因此本设计方法和建立的仿真测试环境可用于不同的IP，是解决不同IP开发中十分重要的仿真测试方案，大大缩短了IP开发的测试和验证的时间，对于发展IP软核有重要意义。     

40Gb/s交换IP软核验证和测试

研究40Gb／s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定，适应性强，达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb／s交换IP软核。     

基于龙芯LA132软核处理器的宇航级SoPC设计

针对现有星载计算机主控系统灵活性差和在空间辐射环境中存在单粒子翻转等问题,设计了一种灵活性强、可靠性高、自主可控的宇航级片上可编程系统(System-on-Programmable-Chip, SoPC)。该系统将龙芯LA132软核处理器应用于航天领域,降低了星载计算机主控系统的体积。为系统存储单元设计实现了一种基于矩阵算法的RS(8,4)码,可在无延迟的情况下实现错误检测与纠正功能,增强了系统的可靠性。测试结果表明,该SoPC系统在Xilinx KCU105硬件平台上可实现单周期内对两个错误符号的检测与纠正,满足宇航级安全性与可靠性的需求,为星载计算机主控系统的小型化提供了一种新的解决方案。     

基于Xilinx型FPGA系统单粒子效应评估方法研究

Virtex-5系列芯片没有官方提供的专用软错误缓解（Soft Error Mitigation,SEM）IP核,需自行设计故障注入系统.本文选用XC5VFX130T型现场可编程门阵列（Field Programmable Gate Array,FPGA）芯片利用单帧部分重构功能达到等同于SEM IP故障注入效果,实现对FPGA电路系统的抗单粒子翻转能力评估测试.利用逐位注入故障模式对XC5VFX130T型FPGA的配置位逐个注入故障,获得待评估电路的敏感配置位信息;对待测电路进行三模冗余防护加固,利用累积故障注入模式连续随机注入模拟单粒子辐照试验环境,得到待评估电路的功能中断截面,进而实现对基于XC5VFX130T型FPGA系统的抗单粒子翻转加固效果的评估.研究表明,基准电路（移位寄存器链等）评估得到的功能中断截面与实际辐照试验中的功能中断截面曲线变化一致,为机载电子的单粒子效应适航评估提供了支持.     

基于FPGA实现的SCI接口电路IP核的设计

在某些特殊应用场合,如数据采集,现场可编程逻辑器件(FPGA)需要借助微处理器来完成与上位机的数据通信,设计基于FPGA实现的通信接口电路IP核将大大提高FPGA器件的应用灵活性。本文以SCI通信接口电路为例详细阐述了接口电路的结构、工作原理;提出了基于复杂时序电路状态机嵌套的设计思想。给出了SCI接口电路的Verilog HDL语言描述及Xilinx ISE 6．1i平台下的仿真结果     

IP硬核无损测试技术

针对大量IP硬核精准、快速的测试验证需求,在分析现有IP硬核测试技术的基础上,研究了IP硬核无损测试技术.通过设计模拟用户片上系统(SOC)的通用评估系统,将被测IP硬核嵌入在测试电路中,并引入软硬件补偿结构,对信号时序进行校准补偿,对IP硬核精确输入进行控制和监测.结合外部自动测试设备(ATE)与片上评测电路,实现对IP硬核的功能、性能以及可靠性等的精确验证.实际完成了一款基于片上评测电路的静态随机存储器(SRAM) IP硬核测试设计与验证,实现该IP硬核关键时序参数测试,以数据建立时间这一参数为例,分析了其具体测试方法并得到测试结果.采用该测试技术,IP硬核时间参数的测试精度可达ps级,相较于IP硬核封装后测试,充分体现了结果数据的精确性.     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

图像融合IP软核设计与实现

设计并实现了一种针对多聚焦图像融合算法的图像融合IP软核。在ISE环境下实现了图像融合IP软核的Verilog语言描述,之后进行了测试与评估。将融合结果与Matlab处理结果进行对比,验证了文中设计IP软核的准确性。该图像融合IP软核设计方法为其他图像融合算法的IP软核设计建立了基础。     

基于FSL总线及MicroBlaze系统的IDCT变换的实例

MicroBlaze是基于Xilinx公司新一代FPGA器件的软处理核。其FSL总线是FIFO单向链路,可以实现用户自定义IP核与MicroBlaze内部通用寄存器的高速直连。本文对MicroBlaze的几种主要总线接口进行比较,详细分析,介绍FSL总线的结构、特点、工作原理和配置方法。通过一个IDCT的应用实例,具体描述在FPGA片上系统设计中利用FSL高速总线整合用户自定义IP核,实现软处理器系统硬件加速的方法及步骤。     

密集多径环境下UWB测距的NLOS误差减小方法

为减小密集多径环境下超宽带(UWB)测距结果中因为障碍物引起的非视距(NLOS)误差,提出了一种有效的NLOS误差减小方法.此方法考虑了NLOS误差的产生原理及特点,以信号传播的路径损耗模型为基础,通过对接收信号中不同时间到达单径的能量比较,实现了对NLOS误差的粗略估计,进而以此估计值对测距结果进行校正.在方法的具体实现上,给出了一种计算量较小、复杂度较低的单径检测算法.对实测数据的处理验证了方法的正确性,结果表明本文提出的NLOS误差减小方法使UWB测距精度有了较大提升.     

NEW APPROACH TO EMULATE SEU FAULTS ON SRAM BASED FPGAS简

Field Programmable Gate Arrays （FPGAs） offer high capability in implementing of com- plex systems, and currently are an attractive solution for space system electronics. However, FPGAs are susceptible to radiation induced Single-Event Upsets （SEUs）. To insure reliable operation of FPGA based systems in a harsh radiation environment, various SEU mitigation techniques have been provided In this paper we propose a system based on dynamic partial reconfiguration capability of the modern devices to evaluate the SEU fault effect in FPGA. The proposed approach combines the fault injection controller with the host FPGA, and therefore the hardware complexity is minimized. All of the SEU injection and evaluation requirements are performed by a soft-core which realized inside the host FPGA Experimental results on some standard benchmark circuits reveal that the proposed system is able to speed up the fault injection campaign 50 times in compared to conventional method.     

α粒子加速软失效率测试的稳定性研究

半导体器件软错误的发生具有几率低、间隔时间长的特点。资源有限条件的下实现对器件软失效率的评估需要借助放射源加速的方法,即加速软失效率测试。作为改进设计和工艺以降低软失效率的前提,就测试方法稳定性进行了系统研究。通过对两种不同制程的静态随机存储器芯片(SRAM)进行α粒子加速软失效率测试,提出了确保α粒子加速测试稳定的方法。基于相同测试条件下多次测量结果变化和测试时间的关系,给出了合理的加速软失效测试的时间推荐值,保证了测试结果的有效性。     

低电压下CMOS数字电路概率模型研究

为解决数字电路低功耗问题,电路工作电压被不断降低,导致电路逻辑器件呈现概率特性。本文提出了低电压下CMOS数字电路的错误概率模型,并完成硬件电路测试验证。本文首先详述了深亚微米（DSM）量级的门电路及模块在低电压供电条件下导致器件出错的因素,结合概率器件结构模型推导基本逻辑门概率模型,并提出了状态转移法用于完成由门级到模块级的概率分析模型;我们搭建硬件平台对CMOS逻辑芯片进行了低供电压测试,通过分析理论推导结果与实测结果,验证并完善了分析模型。实验结果表明,由状态转移法推导的电路概率模型符合电路实际性能,从而为构建低电压下数字电路概率模型提供了可靠分析模型。      

基于UVM的AXI总线验证IP设计

基于UVM技术设计了可用于验证AXI总线协议的验证IP,对支持AXI4接口的Block RAM IP进行了验证,并构建了多Master和多Slave互联模拟验证平台,验证多AXI设备互联场景。设计了三种类型的测试用例(随机测试、基础测试和错误测试),并通过统计功能覆盖率来评估验证的完整性。验证结果表明,该验证IP功能正确,可满足对AXI总线的验证要求,功能覆盖率达到100%。     

基于OCP接口的片上网络性能评估平台

针对片上网络性能评估的通用性问题,提出将OCP协议运用到片上网络性能评估平台中,设计与实现了一个具有OCP接口的片上网络资源节点,该资源节点通过OCP协议与片上网络路由节点进行通信。以资源节点为主要构成单元,构建了片上网络性能评估平台。该评估平台采用集成化的设计方式,将流量产生机制、接收机制和性能分析逻辑单元集成在资源节点内部,使得平台易于灵活配置。本文结合具体的片上网络实例验证了该平台的正确性。     

5G 功放DPD 的FPGA 宽带实现及自动优化

5G 宽带功放数字预失真器(DPD)的FPGA 实现过程中,常遇到数字处理带宽不够和资源有限问题,对 此,文中提出一种基于双路并行数据流的数字预失真带宽扩展方法和基于Zynq Ultrascale+ MPSoC 的自动化模型优化 验证方法,可快速实现对5G 宽带功放线性化方案的优化。使用该并行处理结构的数字预失真器,克服了数字电路最 大时钟频率造成的对FPGA 线性化带宽的限制,使得数字预失真电路在每个时钟周期内可以处理更多的数据,不仅有 效地增加了数字处理带宽,而且降低了DPD 的功耗。然而,这种带宽增加以消耗更多硬件资源为代价,对此,文中同时 提出了对预失真非线性模型的在线自动优化方法,以简化非线性模型、降低DPD 的硬件资源开销。最后,在Zynq Ultrascale+ FPGA 实验平台上实现了具有两路并行数据处理的I-MSA 自优化数字预失真电路,采用100 MHz 的5G 新无 线电(NR)信号在2. 6 GHz 功率放大器上进行线性化实验验证,获得了满意的预失真性能,验证了所提方法的有效性。     

软硬件协同设计的SEU故障注入技术研究

针对现有容错计算机故障注入方法缺乏对空间环境中频发的单粒子故障模型的支持,本文提出了一种利用背板技术的软硬件协同仿真与故障注入技术,分别针对寄存器部件和存储器部件的特性,设计了多位错误的单粒子故障模型,在寄存器传输级实现了通过软件生成故障并注入到硬件设计中的软硬件协同故障注入方案,避免了在硬件设计中修改代码生成故障破坏系统完整性的问题.基于Leon2内核的故障注入实验表明,本文设计的平台为处理器容错设计提供了一个自动化、非侵入、低开销的故障注入和可靠性评估方案.     

基于Rowhammer 物理不可克隆函数的物理设备测绘框架

网络空间测绘的核心问题是准确识别和动态跟踪设备。然而,随着匿名化技术的发展,设备可以拥有多个IP地址和MAC地址。这使得通过传统的测绘技术将多个虚拟属性映射到同一个物理设备上变得更加困难。该文提出一种基于物理不可克隆函数(PUF)的测绘框架。该框架可以主动检测网络空间中的物理资源,并根据物理指纹构建资源画像来动态跟踪设备。同时,该文提出一种在配备第四代双倍速率(DDR4)内存的个人电脑(PC)上实现基于Rowhammer的动态随机存取存储器物理不可克隆函数(DRAM PUF)的方法。性能评估表明,该方法在PC上提取的Rowhammer PUF的响应是唯一且可靠的,并可以作为设备的唯一物理指纹。实验结果表明,即使目标设备修改了MAC地址、IP地址或重装了操作系统,该文提出的框架仍然可以通过构建一个用于设备匹配的物理指纹数据库,对目标设备进行准确的标识。