基于热激光激发OBIRCH技术的失效分析

针对传统失效定位技术如光辐射显微镜(EMMI)和红外成像等无法对互连失效进行定位的问题,在半导体失效分析中引入了热激光激发(TLS)技术进行失效定位.该技术应用激光束对材料进行加热,改变材料电阻特性,从而检测到缺陷.光束感生电阻变化(OBIRCH)技术即为TLS技术的一种.对技术原理进行了综述,并利用OBIRCH激光扫描显微镜对功率金属氧化物半导体场效应晶体管(MOSFET)、集成电路静电放电(ESD)保护端口和金属-绝缘体-金属(MIM)电容进行失效定位.结果表明TLS技术对于短路、漏电以及电流路径成像的定位十分有效.特别是难以观察的微小失效如晶体管击穿、铝硅互熔短路和介质层裂纹等.OBIRCH技术对精确和快速地定位多层金属化布线、新型封装的短路和阻性缺陷等方面有着重要的作用.     

ESD与短脉冲EOS失效的微观形态分析及验证

静电放电(ESD)和过电应力(EOS)是引起芯片现场失效的最主要原因,这两种相似的失效模式使得对它们的失效机理的判断十分困难,尤其是短EOS脉冲作用时间只有几毫秒,造成的损坏与ESD损坏很相似。因此,借助扫描电子显微镜(SEM)和聚焦离子束(FIB)等成像仪器以及芯片去层处理技术分析这两种失效机理的差别非常重要。通过实例分析这两种失效的机理及微观差别,从理论角度解释ESD和EOS的失效机理,分析这两种失效在发生背景、失效位置、损坏深度和失效路径方面的差异,同时对这两种失效进行模拟验证。这种通过失效微观形态进行研究的方法,可以实现失效机理的甄别,对于提高ESD防护等级和EOS防护能力有着重要的参考作用。     

AS169微波开关电路的失效原因分析

本文介绍了AS169型微波开关电路进行的失效分析,采用了直流测试,射频测试,样品解剖,芯片观察,电路分析以及实验验证等一系列技术手段,成功地确定了样品的失效原因是:在装配和测试阶段因静电放电(ESD)而导致电路损伤和失效.     

E2PROM工艺的ESD保护电路失效分析

ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。     

GaAs场效应晶体管不同极性ESD损伤机理

对GaAs场效应晶体管(FET)进行3个正向和3个负向脉冲(3“+”3“-”)、3个负脉冲(3“-”)、3个正脉冲(3“+”)3种极性静电放电(ESD)实验,不同极性ESD实验下器件的失效阈值不同.以栅源端对为例对实验结果进行分析,在3“+”3“-”和3“-”极性下,器件失效模式为栅源短路,在3“+”极性下器件电参数退化.运用热模型对ESD正负脉冲电压产生的温升进行了计算,器件的损伤机理为,在正向脉冲下为栅金属纵向电迁移导致肖特基势垒退化;在ESD负向脉冲下为高电场引起栅源端对击穿.     

由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

OBIRCH用于集成电路短路的背面失效定位

基于光束感生电阻变化(OBIRCH)的热激光激发定位技术广泛应用于半导体器件的失效分析,特别是大规模集成电路的短路失效定位.详细介绍了OBIRCH技术在芯片背面失效定位时的原理和方法,通过精密研磨、抛光等先进制样手段对失效样品进行开封、芯片背面减薄.采用OBIRCH方法从芯片背面进行激光成像,成功对0.18 μm工艺6层金属化布线的集成电路ggNMOS结构保护网络二次击穿和PMOS电容栅氧化层损伤进行了失效定位,并对背面定位图像和正面定位图像、InGaAs CCD成像进行了对比分析.结果表明,InGaAs CCD成像模糊并无法定位,OBIRCH背面定位成像比正面成像清楚,可以精确定位并观察到缺陷点.因此,OBIRCH技术用于集成电路短路的背面失效定位是准确的,可解决多层结构的正面定位难题.     

基于失效物理的集成电路故障定位方法

超大规模集成电路后道工艺(BEOL)中的失效日益增多,例如多层金属化布线桥连、划伤,栅氧化层的静电放电(ESD)损伤、裂纹等失效模式,由于失效点本身尺寸小加上电路规模大,使得失效分析难度增加。为了能够对故障点进行快速、精确定位,提出了基于失效物理的集成电路故障定位方法。根据CMOS反相器电路的失效模式提出了4种主要故障模型:栅极电平连接至电源(地)、栅极连接的金属化高阻或者开路、氧化层漏电和pn结漏电。结合故障模型产生的光发射显微镜(PEM)和光致电阻变化(OBIRCH)现象的特征形貌和位置特点,进行合理的失效物理假设。结果表明,基于该方法可对通孔缺陷、多层金属化布线损伤以及栅氧化层静电放电损伤失效进行有效的定位,快速缩小失效范围,提高失效分析的成功率。     

数模混合电路的全芯片防静电保护

随着集成电路的迅速发展,特别是数模混合电路的广泛应用,静电放电(ESD)已成为导致集成电路内部静电损伤的可靠性问题,它常常在集成电路的输入、输出端口以及从电源到地的电路内部形成,给芯片的制造和设计带来了很大的困难.文章对芯片防静电保护电路进行了总结,分析和讨论了几种数模混合电路防静电保护技术.     

用于ESD防护的PDSOI NMOS器件高温特性

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。     

IC设计中的ESD保护技术探讨

ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。     

一种多电源域专用数字电路的静电失效分析及提升研究

在静电放电(ESD)能力考核时,一种多电源域专用数字电路在人体模型(HBM)1 700 V时失效。通过HBM测试、激光束电阻异常侦测(OBIRCH)失效分析方法,定位出静电试验后失效位置。根据失效分析结果并结合理论分析,失效是静电二极管的反向静电能力弱所致。利用晶体管替换静电二极管,并对OUT2端口的内部进行静电版图优化设计。改版后,该电路的ESD防护能力达2 500 V以上。该项研究结果对于多电源域专用数字电路的ESD失效分析及能力提升具有参考价值。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

0．13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0．13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。     

SiGe工艺中HBT结构ESD保护电路设计

为有效控制生产成本,减少工艺步骤,提出了在SiGe工艺中,用SiGe异质结双极型晶体管(HBT)代替传统二极管来实现静电放电(ESD)保护的方案。通过设计不同的HBT器件的版图结构,以及采取不同的端口连接方式,对HBT单体结构防护ESD的能力强弱和其寄生电容大小之间的关系进行了比较分析,并从中找出最优化的ESD解决方案。应用于实际电路中的验证结果表明,此方案在ESD防护能力达到人体模型(HBM)2 kV的基础上,I/O(IN/OUT输入输出)端口的寄生电容值可以做到200 fF以下,且此电容值还可通过HBT串联模式进一步降低。