浅谈半导体器件静电损伤及防护措施

本文论述了半导体器件静电损伤及防护措施，阐述了静电放电（ＥＳＤ）失效的敏感电压、静电放电模型、静电对ＣＭＯＳ电路的损伤、提高器件抗静电损伤的方法、无静电工作环境的建立以及包装、储存、运输时防静电的措施。     

静电防护设计

在电子元器件，组件和设备的生产，制造和使用过程中，通过各种防护手段，防止因静电的力学效应和放电效应而产生或可能产生的硬击穿或软击穿，并进而导致整机性能的下降或失效，所以静电防护设计的目的是控制静电放电，防止静电的发生或将静电放电能力降到所有静电敏感地元器件的损害阈值以下，以确保产品质量。     

MOS器件的ESD失效

静电放电(ESD)对半导体器件,尤其是金属氧化物半导体(MOS)器件的影响日趋凸显,而相关的研究也是备受关注.综述了静电放电机理和3种常用的放电模型,遭受ESD应力后的MOS器件失效机理,MOS器件的两种失效模式;总结了ESD潜在性失效灵敏表征参量及检测方法;并提出了相应的静电防护措施.     

半导体器件生产中的静电与防护

绝大多数半导体器件都是静电敏感器件,而在生产过程中静电又是无处不在的,生产厂必须对静电防护措施给予充分的重视.生产厂应通过对器件采用防静电设计,并在生产过程中对静电采用泄漏、屏蔽和中和等控制原理,采取静电接地、穿戴防静电工作服、使用防静电台面、地面、工具及周转箱、防静电包装袋等措施,建立一个完整的静电防护体系.生产厂还应建立防静电系统的周期测试和监控制度,保证防静电设施起到有效的防护作用,避免和减少器件在生产过程中的静电损伤,交付用户高质量高可靠的产品.     

纳米集成电路的静电放电防护

综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。     

电子封装净化间的静电防护及监控

随着电子产品集成度越来越高,器件对静电也越来越敏感,容易受静电放电导致损伤或损坏。文章介绍了静电的产生机理,阐述在生产制造过程中静电产生的来源以及危害。介绍了净化间内部抑制静电产生的三大措施:防止静电荷积聚,建立安全的静电泄放通路,以及采取静电监控设备进行静电监控。提出采用镀锡铜排环绕厂房内部的形式来消除静电防护死角,并重点描述了防静电门禁系统和静电在线监控系统的工作原理及功能实现,结合电子封装厂房结构特点,首次提出防静电门禁系统与风淋门联动控制,有效控制封装厂房的静电来源。     

雷达产品静电防护

静电与静电放电(ESD)现象是普遍存在的一种自然现象,静电放电除可造成电子产品失效外,还可能产生电磁脉冲引起雷达产品误动作和信息丢失,本文就雷达产品的静电危害、静电防护的必要性、防护措施作简单介绍。     

集成电路封装线系统性静电防护

文中分析了静电产生的原因、电路静电损伤机理及失效机制。制定了集成电路封装线系统性静电防护措施。其涉及到封装厂房环境静电防护、封装生产设备静电防护、工艺操作静电防护、电路包装和运输过程中的静电防护以及静电防护检测等多个环节。对这些环节的全面控制有利于消除静电对集成电路的损伤。     

基于失效特征的静电损伤分析研究

静电放电损伤失效分析是电子制造企业分析产品质量问题和提高产品质量可靠性的难点和关键技术之一。总结梳理生产制造过程中常见的静电源和释放通路,研究元器件静电放电损伤的敏感结构,研究静电放电损伤的失效机理及其典型形貌特征,探讨静电损伤(ESD)、过电损伤(EOS)和缺陷诱发失效的鉴别方法。最后将这些方法应用在具体的失效案例中,为企业开展静电放电失效分析工作提供一种有效的鉴别分析方法。     

操纵杆防静电设计研究

阐述了操纵杆类操控设备在使用环境中可能遇到的以人体静电放电为代表的影响与干扰。通过在操纵杆设计初期的器件选型、电路设计和结构设计等方面进行有针对性地处理，在操纵杆的生产及加工工艺上加强接地和整体屏蔽处理等手段，全面地提升了操纵杆的静电防护能力，提高了其作为人机交互设备的工作稳定性与可靠性，并且降低了静电放电对其内部电子器件的损伤，保证了其长时间正常运行。     

The state of the art of electrostatic discharge protection:physics, technology, circuits, design, simulation, and scaling

This paper discusses state-of-the-art electrostatic discharge (ESD) protection in advanced semiconductor technologies and emerging technologies. ESD physics, semiconductor process issues, device and circuit simulation, circuits, and devices are examined     

应用PDCA实现湿度敏感器件的有效控制

伴随信息技术快速发展与电子产品的普及和应用,电子产品的使用寿命和可靠性越来越成为人们关注的焦点。在电子产品的制造过程中,ESD(静电放电)和MSD(湿度敏感器件)成了威胁电子产品质量的两大重要因素,直接影响产品测试的直通率和产品的可靠性。MSD器件的失效像ESD破坏一样,具有一定的隐蔽性。MSD失效在测试过程中,也不一定会表现为完全失效。在各种诱发器件失效的机制中,MSD失效在电子制造过程中占据相当高的比例。在审核多家SMT工厂过程中发现,MSD的控制远比ESD的防护要薄弱。文章从工作实践出发,探讨应用PDCA全面质量管理的思路来实现电子产品制造过程中湿度敏感器件的有效控制。     

CMOS外延工艺下MLSCR器件鲁棒性的研究

传统的改进型横向SCR(MLSCR)器件能够在最小的面积下实现最大的静电放电(ESD)鲁棒性,被广泛应用于ESD防护领域。但是,采用55 nm CMOS外延工艺制作的MLSCR器件会出现鲁棒性剧烈下降且回滞即失效的问题。对器件版图结构进行调整,并进行多组实验,验证了器件失效机理。实验结果表明,在55 nm CMOS外延工艺下,阱的方块电阻阻值大大降低,导致主电流泄放通道难以开启,从而出现MLSCR器件不能开启的问题。     

第二代居民身份证制卡工艺静电测量及防护

在第二代居民身份证的制卡制证过程中,静电放电（ESD）现象比较严重,成为主要的失效原因之一.在仔细测量的基础上,给出了整个制卡过程中生产环境的静电电压测量值.这些测量数据,对进一步分析制卡层压工序ESD现象,以及身份证模块ESD指标的确定具有重要的意义.并提出了相应的静电防护措施.     

SiGe工艺中HBT结构ESD保护电路设计

为有效控制生产成本,减少工艺步骤,提出了在SiGe工艺中,用SiGe异质结双极型晶体管(HBT)代替传统二极管来实现静电放电(ESD)保护的方案。通过设计不同的HBT器件的版图结构,以及采取不同的端口连接方式,对HBT单体结构防护ESD的能力强弱和其寄生电容大小之间的关系进行了比较分析,并从中找出最优化的ESD解决方案。应用于实际电路中的验证结果表明,此方案在ESD防护能力达到人体模型(HBM)2 kV的基础上,I/O(IN/OUT输入输出)端口的寄生电容值可以做到200 fF以下,且此电容值还可通过HBT串联模式进一步降低。     

Decreasing-size distributed ESD protection scheme for broad-band RF circuits

The capacitive load, from the large electrostatic discharge (ESD) protection device for high ESD robustness, has an adverse effect on the performance of broad-band RF circuits due to impedance mismatch and bandwidth degradation. The conventional distributed ESD protection scheme using equal four-stage ESD protection can achieve a better impedance match, but degrade the ESD performance. A new distributed ESD protection structure is proposed to achieve both good ESD robustness and RF performance. The proposed ESD protection circuit is constructed by arranging ESD protection stages with decreasing device size, called as decreasing-size distributed electrostatic discharge (DS-DESD) protection scheme, which is beneficial to the ESD level. The new proposed DS-DESD protection scheme with a total capacitance of 200 fF from the ESD diodes has been successfully verified in a 0.25-mum CMOS process to sustain a human-body-model ESD level of greater than 8 kV     

保护环版图结构对ESD防护器件耐压能力的影响

基于华润上华0.5 μm双极-CMOS-DMOS (BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力.以LDMOS-SCR结构为基础,按照16指、8指、4指和2指设置保护环,形成4种不同类型的版图结构.通过器件的直流仿真分析多指器件的开启情况,利用传输线脉冲测试对比不同保护环版图结构的耐压能力.仿真和测试结果表明,改进后的3类版图结构相对于普遍通用的第一类版图结构,二次击穿电流都有所提升,其中每8指设置一个保护环的版图结构二次击穿电流提升了76.36％,其单位面积的鲁棒性能也最好,为相应工艺设计最高耐压值的ESD防护器件提供了参考结构和方法.     

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。     

应用于片上ESD防护中新式直通型MOS触发SCR器件的研究

在基于0.13μm CMOS工艺制程下,为研究片上集成电路ESD保护,对新式直通型MOS触发SCR器件和传统非直通型MOS触发SCR进行了流片验证,并对该结构各类特性进行了具体研究分析。实验采用TLP(传输线脉冲)对两类器件进行测试验证,发现新式直通型MOS触发SCR结构要比传统非直通型MOS触发SCR具有更低的触发电压、更小的导通电阻、更好的开启效率以及更高的失效电流。