基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

中芯国际发布65nm标准单元库

中芯国际集成电路制造有限公司于1月21日宣布发布三套自主设计的65nm标准单元库的初始版本。该单元库包括一套高性能的超高速（VHS）单元库,一套密度和速度优化的高速（HS）单元库以及高速单元库的功耗管理工具包（PMK）。这些单元库提供了一系列的技术优势以及设计创新,包括提供多种驱动和功能的单元,对时序和功耗进行了广泛的特征化以及对密度、速度和功耗的优化。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

异步集成电路C标准单元的设计与实现

目前异步集成电路设计所面临的主要问题之一是缺乏基于标准单元的设计流程,几乎所有的异步设计都是基于全定制设计技术.要实现基于标准单元的设计流程,首先要提供异步标准单元.本文提出了一种异步标准单元的设计流程,设计实现了两种兼容已有标准单元库标准的异步集成电路C单元,并对其进行了性能优化.最后给出了两种C标准单元的SPICE模拟分析结果.     

基于SRL结构的抗辐射SRAM单元设计

在空间辐射环境中,单粒子翻转(SEU)效应严重影响了SRAM的可靠性,对航天设备的正常运行构成极大的威胁。提出了一种基于自恢复逻辑(SRL)结构的新型抗辐射SRAM单元,该单元的存储结构由3个Muller C单元和2个反相器构成,并采用读写线路分开设计。单粒子效应模拟实验结果表明,该单元不仅在静态存储状态下对SEU效应具有免疫能力,在读写过程中对SEU效应同样具有免疫能力。     

CMOS集成电路的抗辐射设计

随着商业微电子器件抗辐射能力的提高,使得对专用集成电路(ASIC)从设计上进行抗辐射加固成为可能.本文介绍了CMOS器件的抗电离辐射的主要加固设计方法,认为在商业工艺上可以获得低成本的中等复杂程度和耐辐射能力的专用集成电路(ASIC).     

65 nm体硅工艺NMOS中单粒子多瞬态效应的研究

针对NMOS场效应晶体管由重离子辐射诱导发生的单粒子多瞬态现象,参考65 nm体硅CMOS的单粒子瞬态效应的试验数据,采用TCAD仿真手段,搭建了65 nm体硅NMOS晶体管的TCAD模型,并进一步对无加固结构、保护环结构、保护漏结构以及保护环加保护漏结构的抗单粒子瞬态效应的机理和能力进行仿真分析。结果表明,NMOS器件的源结和保护环结构的抗单粒子多瞬态效应的效果更加明显。     

低功耗容软错误的65 nm CMOS 12管SRAM单元

提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。     

超深亚微米可制造标准单元库设计

当集成电路的特征尺寸下降到100nm以下,可制造性设计就变得尤为重要。本文提出了一种65nm可制造性标准单元库的设计方法。通过精简基本单元的数量,降低光学矫正的时间和空间复杂度;利用DFM设计规则和光学模拟仿真对每个单元的版图进行优化以提高整个单元库的可制造性。应用该方法实现的标准单元库在时序,功耗,面积方面与传统标准单元库相比具有很好的性能,并且通过Foundry的TD部门65nm工艺线的可制造性测试,有利于65nm工艺生产良率的提升。     

一种带自刷新功能的三模冗余触发器设计

随着体硅CMOS电路工艺尺寸的不断缩小,数字电路在宇宙空间中受到的单粒子效应愈发严重。特别是触发器结构电路,单粒子效应中的单粒子翻转效应会造成触发器内部存储的数据发生错乱,影响电路正常工作。提出了一种带自刷新功能的三模冗余触发器设计,改进了传统三模冗余触发器设计只表决修正输出不刷新错误数据的不足。     

一个基于C单元双重冗余的65纳米工艺抗辐射触发器

A radiation-hardened flip-flop is proposed to mitigate the single event upset(SEU) effect. Immunity was achieved through the use of C-elements and redundant storage elements. It takes advantage of the property of a C-element in which it enters a high impedance mode when its inputs are of different logic values. Redundant storage nodes are then used to drive the C-elements so that a single upset pulse in any storage will be prevented from altering the state of the output of the flip-flop. The flip-flop was implemented using 48 transistors and occupied an area of 30.78 μm2, using 65 nm CMOS process. It consumed 22.6% fewer transistors as compared to the traditional SEU resilient TMR flip-flop.     

深亚微米标准单元库的可制造性设计

针对亚波长光刻条件下标准单元设计中可能遇到的与物理设计相关的可制造性问题,提出了新的工艺规则和解决方法设计标准单元库.使用分辨率增强技术和光刻模拟仿真,以边缘放置错误值、关键尺寸和版图面积作为评价标准.实例表明,新的工艺规则和方法与生产厂家默认规则相比,在芯片设计初始阶段能够提高产品成品率,有利于缩短设计周期,增强芯片的市场竞争力.基于改进后的0.18 μm工艺规则,完成标准单元库的可制造性设计工作,具有良好的应用前景.     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.     

基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.     

低面积与低延迟开销的三节点翻转容忍锁存器设计

随着纳米级CMOS集成电路的不断发展,锁存器极易受恶劣的辐射环境影响,由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器,该锁存器包括5个传输门、2个DICE和3个C单元。该锁存器具有较小的晶体管数量,大大减小了电路的硬件开销,实现低成本。每个DICE单元可用来容忍并恢复单节点翻转,而C单元具有错误拦截特性,可屏蔽由DICE单元传来的错误值。当任意3个节点翻转后,借助DICE单元和C单元,该锁存器可容忍该错误。基于集成电路仿真程序(HSPICE)的仿真结果表明,与先进的TNU加固锁存器设计相比,该锁存器的延迟平均降低了64.65%,延迟功耗面积积平均降低了65.07%。     

抗辐照标准单元库验证方法研究

对抗辐照单元库的验证方法进行研究。以0.5μm抗辐照单元库为例,研究抗辐射单元库的验证方法。设计了一款验证电路,对单元库进行验证,单元库功能和性能满足设计要求,抗辐射能力达到500 krad(Si)。     

标准单元电路-版图设计自动优化技术

提出了一种标准单元的电路-版图设计自动优化技术.根据目标电学性能等确定电路中器件的参数值,然后根据参数变化微调现有的标准单元版图,快速自动生成符合设计规则的新版图.该技术可从新版图中获取电路寄生参数,对电路的电学性能进行评估,进一步提高电路-版图设计自动优化速度.测试表明,该技术既可以用于加速标准单元建库和设计移植,也可以支持对更高层的SOC设计进行延时和功耗的在位优化,加速设计收敛,可缩短开发周期.