AD9520／2：可编程时钟发生器

ADI推出时钟发生与分配ICAD9520／2。AD9520／2多输出时钟发生器内置512Byte的嵌入式EEPROM存储器模块,为系统工程师提供了可用作时钟源和系统时钟的双重可编程时钟解决方案。通过利用片上存储器对具体的输出条件集合进行编程,设计工程师可以轻松地将AD9520／2配置为时钟源,以确保系统上电或复位时初始处理功能的同步。     

数字器件

AD9520/2:可编程时钟发生器ADI推出时钟发生与分配IC AD9520/2。AD9520/2多输出时钟发生器内置512Byte的嵌入式EEPROM存储器模块,为系统工程师提供了可用作时钟源和系统时钟的双重可编程时钟解决方案。通过利用片上存储器对具体的输出条件集合进行编程,设计工程师可以轻松地将AD9520/2配     

多输出时钟发生器

AD9520与AD9522多输出时钟发生器内置一个512Byte的嵌入式EEPROM存储器模块、分频器、扇出缓冲器，以及振荡范围为1．4～2．95GHz的VCO（压控振荡器）。其还可以使用振荡频率高达2．4GHZ的外部3．3V／5VVCO／VCXO（压控晶体振荡器）。     

一种高速时钟电路的设计

本文基于DDS和PLL结合的频率合成方案，利用DDS芯片AD9852和集成锁相环SY89421，论述了一种输出频率为0.1Hz—200MHz的高速时钟电路的设计，就时钟电路硬件设计实现原理和软件编程进行了详细论述。     

AD9554：时钟转换器

ADI推出搭载时钟乘法器的多重服务型自适应四通道时钟转换器AD9554,该器件可以为多种系统提供抖动清除和同步功能,包括同步光纤网络（SONET,SDH）。AD9554功耗仅为940mW,同时还能在430kHz～941MHz的输出范围内产生最多8个输出时钟,与4个2kHz～1GHz外部输入参考时钟同步,其环路带宽低至0.1Hz。4个模数锁相环（ADPLL）可减少外部参考时钟存在的输入抖动或相位噪声。     

可编程时钟乘法器

NB3N3020是一款可编程时钟乘法器,这器件在同颗器件上产生低压正射极耦合逻辑（LVPECL）时钟及低压互补金属氧化物半导体（LVCMOS）时钟。这器件含有三个三电平LVCMOS单端选择引脚,设定26种可能时钟频率中的一种,从而为设计人员提供灵活性,帮助他们满足设计要求,以及采用单颗定制器件替代不同系统中的多个时钟。NB3N3020可编程时钟乘法器拥有8～210MHz的宽输出频率范围。     

Lattice推出可编程零延迟时钟发生器ispClock系列器件

Lattice公司推出它的第二代增强零延迟时钟发生器ispClock系列产品ispClock5600A器件以及第一个可提供的产品ispClock5620A。可编程基于E2CMOS的ispCloek5620A器件能产生多达20个时钟输出，每个可单独编程输出抖动，I／O标准和频率选择。这种非易失性在系统内编程的ispClock5620A和Lattice的第一代产品ispClock5600在引脚上兼容，但提供了各种有意义的特性和增强性能。该器件支持DDRⅡ，ODRⅡ以及许多通信时钟应用，非常适合在背板线路卡中的时钟发生和分布应用。     

基于门控时钟技术的IC低功耗设计

随着数字集成电路(IC)设计的规模不断增加,降低功耗变得愈加重要。通过对门控时钟技术实现方法的分析,介绍了门控时钟技术降低功耗的有效性。通过应用实例,对逻辑设计门控和存储器门控的具体实现方法进行了详细分析,证明了门控时钟技术能够在不增加物理设计复杂度的前提下,有效降低功耗。同时门控时钟技术还可以改善时序和芯片面积,对现有设计流程不会造成任何影响。     

基于C51的实时时钟器件串口通信程序设计技术

介绍了实时时钟器件与单片机之间的通信技术,并以Dallas公司推出的DS1616器件为例,给出了C51编程实现通信程序的设计方法。该方法对于实时时钟器件串行接口通信程序的设计具有一定的借鉴作用。     

MAX3674：双输出时钟发生器

Maxim推出用于高速设备的宽频率范围、双输出时钟发生器MAX3674。器件采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5ps RMS低抖动输出时钟。为降低成本,器件提供2路相同或不同频率的差分LVPECL输出,从而省去了一个高频晶体振荡器。此外,I^2C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。MAX3674理想用于以太网交换机／路由器、存储域网络交换机、无线基站通道卡和服务器时钟发生器等高速系统。     

Kinetis 系列MCU时钟系统结构与配置研究

内嵌ARMCortex TM-M核的Kinetis系列微控制器具有复杂的时钟系统,时钟系统中多功能时钟发生器、锁相环、锁频环、晶振系统等功能模块协调工作时能为应用系统提供稳定的时钟源。通过对K60时钟系统的结构和配置方法的剖析,以及对多功能时钟发生器运行机制的梳理,提出了时钟源性能的测试方法以及芯片系统各功能模块时钟源的选择方法,为Kinetis相关芯片应用设计过程中的时钟系统配置以及时钟源选择提供了借鉴与参考。     

一款高性能时钟驱动器电路的设计

时钟器件芯片可以实现通信网定时同步、时钟产生、时钟恢复和抖动滤除、频率合成和转换、时钟分发和驱动等功能。在系统设计中,选用好的时钟驱动芯片,可以省去系统时钟树设计,既节省空间,又提高系统性能。介绍一款高性能时钟驱动器的集成电路设计方法,主要性能要求有:低传播延时、低输出偏斜、低输出抖动、抗电磁干扰能力、抗ESD能力,一一详述了达到各项要求的设计。     

DDS在基准时钟中的应用

介绍了基准时钟的系统设计及工作原理。分析提出了基准时钟对DDS的基本要求,选定了AD9852DDS芯片。描述了AD9852的功能特性及其在基准时钟中的应用,重点分析了AD9852系统时钟的选取对输出杂散的影响。     

一种FPGA多时钟源管理器的设计与实现

FPGA可编程逻辑器件的高速性能是建立在稳定可靠的时钟之上的,因此时钟管理是FPGA设计中一个非常关键的步骤。文章对FPGA内使用的时钟类型进行了分析,讨论了相近时钟源的切换控制机制;然后探讨了任意频差的不同时钟源切换的问题,利用FPGA内部的CCM(时钟控制模块)对备选时钟源的有效性进行检测,采用VHDL语言设计了不同时钟源的自动切换功能,通过QuartusⅡ软件进行功能仿真,验证了设计的可行性。     

一种多通道时钟分频和触发延迟电路的设计

在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性。     

怎样正确选择PLL时钟源？

可能你已经听说过PLL时钟源,它是一种在所有PC主板上产生时钟的器件,亦用于其它电子系统。目前有很种基于PLL的时钟源可供选择,其中多数属于零延迟缓冲一类。 本文提出的一些考虑问题的角度,旨在帮助用户针对特定应用选择适当的PLL时钟。显然,选择哪种器件取决于系统要求,但本文的角度可帮助用户达到设计要求,并且不致因使用某种古怪的器件而付出高昂的代价,其中某些功能你可能永远用不到。     

低功耗LVDS时钟扇出缓冲器

IDT8P34S是时钟扇出缓冲器的一个系列,接受一个时钟或数字信号输入,并复制（扇出）这一信号来为系统内的多个器件提供一个高质量的时钟或数字信号。器件的1．8V低供电压可使设计人员能够在不损失性能的情况下降低功耗——允许更高的板密度,并降低功率和冷却成本。8P34S系列支持高达12个输出,并且与更高电压版本脚相容,使其成为复杂、低噪声、高速时钟设计应用的理想选择,应用于无线和有线通信、先进计算和网络。     

正确选用PLL时钟源

基于ＰＬＬ（锁相环路）电路的时钟源不仅是ＰＣ主板上普遍采用的时钟源，同时还可用于其他电子系统。现在ＰＬＬ时钟源的种类很多，它们中的大部分可归为以下三类：零延迟缓冲器、频率合成器和集成时钟发生器／缓冲器。本文提供的一些意见将有助你为某个特定应用选择合适的ＰＬＬ时钟源。零延迟缓冲器如果用户希望进行整数分频或借频，同时在时钟通道上不引入延迟，基于ＰＬＬ电路的零延迟缓冲器就是最佳的选择。其构造各异，之中有些ＰＬＩ。缓冲器允许用户对系统的倍频数进行动态改变。零延迟缓冲器还允许用户提前输出时钟信号，以便抵消…     

CDCE906：可实时编程的高稳定性时钟乘法器

德州仪器日前宣布推出一款可编程时钟乘法器，可提供60 psec的低抖动与系统内扩频调整，不仅可进一步提升性能并简化开发过程，而且还能够节约消费类应用的成本。设计人员能够对器件的3个电路内锁相环(PLL)组件进行实时编程(hot program)，可以通过单个时钟源生成6个频率     

浅析AD9522时钟分频电路原理

在嵌入式系统设计中我们经常要使用到各种频率的时钟,供给DSP或者FPGA等硬件芯片,使其正常工作。在集成度高度发展的今天,不能靠多个晶振源来解决问题,而且一旦晶振固定那么它的灵活性和可移植性必然受到很大影响,所以一些时钟分频芯片应运而生,今天我们将举一个很有代表性的AD9522时钟分频芯片的典型应用来达到一个抛砖引玉的作用。