一种基于位交错结构的亚阈值10管SRAM单元

提出了一种基于位交错结构的亚阈值10管SRAM单元,实现了电路在超低电压下能稳定地工作,并降低了电路功耗。采用内在读辅助技术消除了读干扰问题,有效提高了低压下的读稳定性。采用削弱单元反馈环路的写辅助技术,极大提高了写能力。该10管SRAM单元可消除半选干扰问题,提高位交错结构的抗软错误能力。在40 nm CMOS工艺下对电路进行了仿真。结果表明,该10管SRAM单元在低压下具有较高的读稳定性和优异的写能力。在0.4 V工作电压下,该10管SRAM单元的写裕度为传统6管单元的14.55倍。     

一款采用低电压技术的320mv,6kb的亚阈值10管SRAM

本文提出了一种新型的亚阈值10管SRAM单元,在130nm工艺下,本设计的SRAM容量 为6kb,最低可以工作在320mv的电压下。同时一系列的低电压的技术被运用到本SRAM的 设计中,使其能够工作在亚阈值电压下。反短沟效应和反窄沟效应提升了SRAM性能。新型 的脉冲产生电路产生理想的亚阈值脉冲,使得读操作更稳定。浮动的写位线有效地减小了待 机时的漏电。短的读位线使得读操作速度更快和更低功耗。最终流片后的测量表明这系列技 术在亚阈值区都是非常有效的,SRAM在320mv的电压下,工作频率800KHz,消耗功耗 1.94uw。     

一种面向可容错应用的低功耗SRAM架构

提出了一种面向可容错应用的低功耗SRAM架构。通过对输入数据进行预编码,提出的SRAM架构实现了以较小的精度损失降低SRAM电路功耗。设计了一种单端的8管SRAM单元。该8管单元采用读缓冲结构,提升了读稳定性。采用打破反馈环技术,提升了写能力。以该8管单元作为存储单元的近似SRAM电路能够在超低压下稳定工作。在40 nm CMOS工艺下对电路进行仿真。结果表明,该8管单元具有良好的稳定性和极低的功耗。因此,以该8管单元作为存储单元的近似SRAM电路具有非常低的功耗。在0.5 V电源电压和相同工作频率下,该近似SRAM电路的功耗比采用传统6管单元的SRAM电路功耗降低了59.86%。     

新型4T SRAM的读辅助电路设计

SoC芯片的很大一部分面积被存储器占据,而静态随机存储器SRAM为主要部分,因此高密度的SRAM研究引起更多重视。随着半导体工艺的不断发展,SRAM存储器的读写性能愈发重要。研究和分析了两种高密度、低功耗、高速的SRAM读辅助电路,即降低字线电压电路和增大供电电压电路。针对存储密度提升的4T SRAM,通过使用读辅助电路,增强了数据读取的稳定性,同时可以保证SRAM的数据写能力。在55 nm CMOS工艺条件下,相对传统6T SRAM,4T存储单元的面积减小20%。仿真结果表明,通过在外围电路中设计辅助电路,4T SRAM的读稳定性改善了134%。     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

一种全nMoS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管.存取管的沟道长度小于下拉管的沟道长度.由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑"1".存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的"读"操作.背栅反馈同时增强了SRAM单元的静态噪声容限(SNM).该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积.对SRAM单元的读写速度和功耗做了仿真和讨论.该SRAM单元可以工作在0.5V电源电压下.     

F等离子体处理增强型及耗尽型AlGaN/GaN HEMT集成SRAM单元电路和电平转换电路

我们设计并且制备了GaN基增强型/耗尽型（E/D 模）直接耦合6管静态随机存取存储器（SRAM）单元电路和电平转换电路。利用氟等离子处理工艺,使用适中的AlGaN势垒层厚度异质结材料,增强型和耗尽型铝镓氮/氮化镓 HEMTs被集成在了同一个晶片上。六管SRAM单元由对称的两个E/D模反相器和增强型开关管组成。在1V的工作电压下,SRAM单元电路的输出高电平和低电平分别为0.95V和0.07V。电平转换电路的工作电压为+6V和-6V,通过4个串联的镍-铝镓氮/氮化镓肖特基二极管使电压降低。通过轮流控制电平转换电路的两个反相器模块的开关状态,电平转换电路输出两路电压,分别为-0.5V和-5V。电平转换器的翻转电压为0.76V。SRAM单元电路和电平转换电路都能正确地工作,展现了氮化镓基E/D模数字和模拟集成电路的潜力。提出了几条设计上的考虑,以避免阈值电压的漂移对电路工作造成的影响。     

基于SRAM的光栅光调制器的控制扫描电路研究

提出一种基于静态随机存储器（SRAM）的光栅光调制器的控制扫描电路。介绍了光栅光调制器的加工工艺和工作原理,分析了该控制扫描电路的原理和技术指标。利用Cadence软件和无锡华润上华0.5μm工艺,设计和加工了大小为8×8的控制扫描电路。通过实验表明：加工的SRAM有源矩阵单元能够实现对输出电压的更新或保持;且加工的控制扫描电路能够实现对光栅光调制器阵列的有源控制,从逻辑功能上验证了该控制扫描电路设计的正确性。结果表明：只要该控制扫描电路的行、列驱动电路能够在248MHz的时钟频率下工作,且有源矩阵单元的开关时间小于121ns,则该控制扫描电路可以满足光栅光调制器用于分辨率为1920×1080,帧频为30Hz,灰度级为256的投影显示。     

FPGA配置SRAM设计技术

首先分析了配置SRAM在SRAM型FPGA中的作用,介绍了配置SRAM的单元结构及在设计中的要点。设计实现了一种基于65 nm工艺的SRAM结构,并针对读写能力、功耗、噪声给出相应的仿真结果。此电路结构具有低功耗、抗噪声能力强的优点,已被应用于FPGA设计中并流片成功。     

基于SRAM光栅光调制器阵列控制系统电路的研究

提出一种基于静态随机存储器(SRAM)的光栅光调制器阵列控制系统电路.介绍了光栅光调制器的加工工艺和工作原理,分析了该控制系统电路的原理和技术指标.利用Cadence软件和无锡华润上华0.5μm工艺,设计和加工了大小为8×8的控制系统电路.通过实验表明:加工的SRAM有源矩阵单元能够实现对输出电压的更新或保持;且加工的控制系统电路能够实现对光栅光调制器阵列的有源控制,从逻辑功能上验证了该控制系统电路设计的正确性.结果表明:只要该控制系统电路的行、列驱动电路能够在248MHz的时钟频率下工作,且有源矩阵单元的开关时间小于121ns,则该控制系统电路可以满足分辨率为1920×1080,帧频为30Hz,灰度级为256的投影显示.     

一个高性能带隙基准电压源的设计

设计一种适用于标准CMOS工艺的带隙基准电压源.该电路采用一种新型二阶曲率补偿电路改善输出电压的温度特性;采用高增益反馈回路提高电路的电源电压抑制能力.结果表明,电路温度系数为3.3 ppm/℃,在电源电压2.7～3.6 V范围内输出仅变化18 μV左右.     

基于编程电流/电压的相变存储器写驱动电路

相变存储器发生相变时各个单元存在差异性,为了改善其写入数据时的可靠性及芯片的成品率,设计了一种可分别用电流扣电压脉冲编程的写驱动电路.针对相变存储器SET过程的特性,写驱动电路可有选择地产生电流阶梯波或电压阶梯波.设计采用SMIC 130 nm CMOS标准工艺库.对相变存储单元进行了测试,结果表明,用电流梯度波写驱动电路替代传统单一脉高电流脉冲波写驱动电路,相变存储器的低阻分布更加集中,可提高实验芯片的成品率.     

低功耗绝热SRAM

文章提出了一种新的绝热电路,并以该绝热电路为驱动,设计了一种低功耗绝热SRAM.由于所提出的绝热电路能以完全绝热的方式回收位线和字线上大开关电容的电荷,因此使该SRAM的功耗大大减小.我们采用0.25μm TSMC工艺,在时钟频率25～200MHz范围内对绝热SRAM进行了能耗和功能的HSPICE仿真,结果显示,与用传统的CMOS电路设计的SRAM相比,可节能80%左右.     

大动态范围CMOS图像传感器指数时间采样电路的改进

分析了现有指数时间采样重置电路的结构和写SRAM的工作时序,设计了一种新型的单稳态脉冲生成电路,加入到像素电路中形成新的SRAM写模式.采用此方法使得单个像素的平均写SRAM次数由2-1/2N次降为1次,消除了大动态范围CMOS图像传感器中SRAM的无效写操作.在CSM 0.35μm 2P4M 3.3V的工艺条件下,利用Cadence Spectre和Hspice工具分别对单稳态脉冲电路和改进后的像素电路进行了仿真实验,证明了此方法的有效性.     

一种SRAM单双端口转换电路的设计与实现

介绍了一种用于单端口SRAM的单双端口转换电路.利用该转换电路,可以使单端口SRAM实现双端口SRAM的功能.这种转换电路将外部两个端口的信号进行转换和优先权分配,使外部两个端口的并行操作在内部用单端口SRAM依次完成.这样,从外部看来,单端口SRAM就具有了双端口SRAM的全部功能.用这种转换电路生成的双端口SRAM与相同容量的传统双端口SRAM相比,面积显著减少.基于SMIC 0.13μm标准CMOS工艺,设计了转换电路.后仿真结果显示,该转换电路实现了预期功能.     

用O.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8μm BiCMOS工艺,制作所设计SRAM的一些技术要点.实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(BiDolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中.     

PDSOI CMOS SRAM单元临界电荷的确定

PDSOI CMOS SRAM单元的临界电荷(Critical Charge)是判断SRAM单元发生单粒子翻转效应的依据.利用针对1.2μm抗辐照工艺提取的PDSOI MOSFET模型参数,通过HSPICE对SRAM 6T存储单元的临界电荷进行了模拟,指出了电源电压及SOI MOEFET寄生三极管静态增益β对存储单元临界电荷的影响,并提出了在对PDSOI CMOS SRAM进行单粒子辐照实验中,电源电压的最恶劣偏置状态应为电路的最高工作电压.     

45nm体硅工艺下使用双-栅氧化层厚度降低SRAM的泄漏功耗

提出了一种在45nm体硅工艺下使用双-栅氧化层厚度来降低整体泄漏功耗的方法.所提方法具有不增加面积和延时、改善静态噪声边界、对SRAM设计流程的改动很小等优点.提出了三种新型的SRAM单元结构,并且使用这些单元设计了一个32kb的SRAM,仿真结果表明,整体泄漏功耗可以降低50%以上.     

一种用于FPGA存储单元的上电复位状态机设计

基于FPGA芯片,设计实现了一种上电复位状态机。在电路内部产生一系列的复位信号,控制配置存储单元SRAM的数据、地址以及电源,使其在不同阶段保持合适的电压,帮助SRAM在上电过程中顺利完成初始化,提高FPGA芯片启动的稳定性。     

45nm体硅工艺下使用双-栅氧化层厚度降低SRAM的泄漏功耗

提出了一种在45nm体硅工艺下使用双-栅氧化层厚度来降低整体泄漏功耗的方法.所提方法具有不增加面积和延时、改善静态噪声边界、对SRAM设计流程的改动很小等优点.提出了三种新型的SRAM单元结构,并且使用这些单元设计了一个32kb的SRAM,仿真结果表明,整体泄漏功耗可以降低50%以上.