基于FPGA的2-D模糊CMAC网络的硬件实现

提出了二维模糊CMAC网络的一种基于FPGA的硬件实现方法.首先,分析了模糊CMAC网络的结构与算法,并以Matlab仿真为依据,得到模糊CMAC网络的FPGA实现所需的参数;在此基础上,对模糊CMAC网络进行硬件模块划分,基于VHDL实现了各硬件模块的功能描述,并对模块结构和权存储方式进行了优化;最后,在特定的FPGA器件上实现了模糊CMAC网络.测试结果表明:该模糊CMAC网络硬件实现具有速度快、精度高的特点,且占用较少的硬件资源,是SOPC中实现模糊CMAC网络模块的一种有效方法.     

模糊CMAC网络的FPGA实现

提出了模糊CMAC网络的一种基于FPGA的硬件实现方法,首先,给出了模糊CMAC网络的模型及其算法,通过MATLAB仿真获取了模糊CMAC网络的FPGA实现所需的参数;在此基础上,对模糊CMAC网络进行硬件模块划分,基于VHDL实现了各硬件模块的功能描述,并对模块结构和权存储方式进行了优化;最后,在特定的FPGA器件上实现了模糊CMAC网络;测试结果表明:该模糊CMAC网络的FPGA实现方法是可行的,硬件化后的网络具有速度快、精度高、占用器件资源少的特点,是SOPC中实现模糊CMAC网络模块的一种有效方法.     

模糊CMAC的硬件结构分析及其FPGA实现

提出了模糊CMAC的一种基于FPGA的硬件实现方法。与其它FPGA实现的神经网络相比，包含了可以用于在线学习的权学习算法。分析了模糊CMAC的模型结构及其相应的硬件模块；用VHDL实现基于上述模块的模糊CMAC；对该模糊CMAC进行硬件综合与测试。测试结果表明：该模糊CMAC的FPGA实现方法是可行的，硬件化后的网络具有速度快、精度高、占用器件资源少的特点，是在SOPC中实现模糊CMAC模块的一种有效方法。     

FCMAC的FPGA实现分析及其控制应用

提出了FCMAC（Fuzzy CMAC）的一种基于FPGA的硬件实现方法，与其他FPGA实现神经网络相比，它包含了可以用于在线学习的权学习算法。首先分析了FCMAC的模型结构及相应的硬件模块，然后基于VHDL语言实现了各模块的功能描述，最后将FPGA实现的FCMAC用于控制应用，并对控制器进行测试。实验结果表明，FCMAC的实现方案是可行的，控制器运算速度快、精度高，且具有较强的抗干扰性，是实现IP控制模块或单片智能控制的一种新的有效途径。     

基于FPGA的CMAC-PID控制器的研究

CMAC是一种局部学习神经网络，结构简单，收敛速度快；PID是目前应用最为广泛的控制算法。结合二者的优点，采用并行方式形成CMAC-PID控制器，进行了Matlab仿真实验。基于VHDL设计该控制器，重点在于CMAC的在线学习算法实现和控制器模块的闭环仿真测试。在FPGA上实现了该控制器，实验结果表明，该控制器运算速度快、精度高，具有较强的抗干扰性，是实现IP控制模块或单片智能控制的一种新的有效途径。     

一种模糊控制器在FPGA上的分析设计

提出了一种在新型的硬件平台FPGA上分析和设计一种通用的模糊控制器,首先对模糊控制器的工作原理进行分析.然后使用自顶向下的设计方法对模糊控制器的各个模块进行硬件描述语言VHDL分层设计,最后在FPGA芯片上实现了该模糊控制器.结果表明,该模糊控制器的设计方法是可行的,并且对于不同的控制对象,只需修改模糊控制表,就可应用于各种实际的工业生产控制中.     

OFDM接收机载波同步的FPGA实现

基于IEEE802.11a前导结构介绍了一种OFDM接收机载波同步的FPGA实现方法.提出了FPGA实现的硬件结构和简化算法.并对该结构使用硬件描述语言建模并进行modelsim仿真.     

基于FPGA的中频数字接收机设计与实现

介绍一种基于FPGA的中频数字接收机的设计与实现,给出系统实现的总体方案,并阐述各部分硬件电路的设计。重点对FPGA内部各主要功能模块做详细阐述,对各个模块的设计方法以及实现过程进行细致描述,给出各模块的具体实现的顶层文件,并对系统功能扩展做简要说明。     

一种基于FPGA的PCI加密卡设计

利用FPGA设计实现了一种基于PCI总线接口的纯硬件加密卡,为PC机提供加密、签名等服务。对采用VHDL描述的PCI接口IP软核及其应用方法进行了分析;采用VHDL设计了3DES、MD5等算法模块,并设计了其与PCI接口IP核之间的通信控制模块;利用QuartusⅡ进行仿真、综合后,下载到加密卡上的FPGA配置芯片,将上述各个模块集成在一片FPGA上予以实现;最后,采用VC++为加密卡设计了驱动程序和测试程序,并对整个加密卡工作进行了功能测试。     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

多模式匹配算法的FPGA实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

A type-2 neural fuzzy system learned through type-1 fuzzy rules and its FPGA-based hardware implementation

This paper first proposes a type-2 neural fuzzy system (NFS) learned through its type-1 counterpart (T2NFS-T1) and then implements the built IT2NFS-T1 in a field-programmable gate array (FPGA) chip. The antecedent part of each fuzzy rule in the T2NFS-T1 uses interval type-2 fuzzy sets, while the consequent part uses a Takagi-Sugeno-Kang (TSK) type with interval combination weights. The T2NFS-T1 uses a simplified type-reduction operation to reduce system training time and hardware implementation cost. Given a training data set, a TSK type-1 NFS is first learned through structure and parameter learning. The built type-1 fuzzy logic system (FLS) is then extended to a type-2 FLS, where highly overlapped type-1 fuzzy sets are merged into interval type-2 fuzzy sets to reduce the total number of fuzzy sets. Finally, the rule consequent and antecedent parameters in the T2NFS-T1 are tuned using a hybrid of the gradient descent and rule-ordered recursive least square (RLS) algorithms. Simulation results and comparisons with various type-1 and type-2 FLSs verify the effectiveness and efficiency of the T2NFS-T1 for system modeling and prediction problems. A new hardware circuit using both parallel-processing and pipeline techniques is proposed to implement the learned T2NFS-T1 in an FPGA chip. The T2NFS-T1 chip reduces the hardware implementation cost in comparison to other type-2 fuzzy chips.     

CMAC(小脑模型)神经计算与神经控制

CMAC神经网络是局部学习网络,结构简单,收敛速度快,易于软件和和硬件实现 ,具有广泛的应用前景．本文综述了CMAC神经网络结构和算法,以及在控制中的应用,指出 了CMAC神经计算和神经控制发展方向及在实际应用中需解决的问题．     

A real-time global stereo-matching on FPGA

An improved global stereo matching algorithm is implemented on a single FPGA for real-time applications. Stereo matching is widely used in stereo vision systems, i.e. objects detection and autonomous vehicles. Global algorithms have much more accurate results than local algorithms, but global algorithms are not implemented on FPGA since they rely over high-end hardware resources. In this implementation the stereo pairs are divided into blocks, the hardware resources are reduced by processing one block once. The hardware implementation is based on a Xilinx Kintex 7 FPGA. Experiment results show that the proposed implementation has an accurate result for the Middlebury benchmarks and 30 frames per second (fps) @1920 × 1680 is achieved.     

HW/SW for an intelligent transducer network based on IEEE 1451 standard

This work describes a hardware/software co-design system development, named IEEE 1451 platform, to be used in process automation. This platform intends to make easier the implementation of IEEE standards 1451.0, 1451.1, 1451.2 and 1451.5. The hardware was built using NIOS II processor resources on Alteras Cyclone II FPGA. The software was done using Java technology and C/C++ for the processors programming. This HW/SW system implements the IEEE 1451 based on a control module and supervisory software for industrial automation.