基于FPGA的DVB-T发射机中OFDM调制的实现

简单介绍DVB-T标准，并采用Xilinx公司的XC2VP30芯片用Verilog语言针对信道调制部分的特点用特别的结构思路进行设计，对整个部分进行仿真和分析，其性能满足DVB-T标准的输出要求，对以后DVB-T发端芯片的设计与实现提供了基础。     

Viterbi译码器的FPGA实现

详细分析了(2,1,6)Viterbi译码器的实现结构,提出了基于模块化并行算法构建Viterbi译码器,并利用Verilog在XilinxISE6.2中进行了建模仿真和综合,实验结果表明采用该结构体系,不仅降低了Viterbi译码器实现的复杂度,而且较好地均衡了面积和速度相互制约的矛盾。     

DTMB中LDPC码编译码器的FPGA实现

针对数字地面多媒体广播标准中的低密度奇偶校验(LDPC)码,设计实现了基于现场可编程逻辑门阵列(FPGA)的LDPC码编译码器。设计所采用的编译码器方案均采用部分并行结构,在吞吐量与硬件复杂度之间达到了较好的折中。进一步,实现了用于LDPC码性能测试的误码测试硬件系统。基于FPGA的硬件实现结果表明,针对码率为0.4的LDPC码,设计的编译码器可工作在160MHz的时钟频率下,以译码前的数据量计算,吞吐量达到214Mbps。当误比特率为10-6时,实现的6比特量化译码器与浮点译码器的性能差距仅为0.05d B。     

高速Viterbi译码器中幸存路径存储单元的设计与实现

提出了一种实现高速Viterbi译码器中幸存路径存储单元的新方法.该方法以三态门/寄存器回索算法为基础,综合了传统Viterbi译码器中幸存路径存储单元实现方法--寄存器交换法和回索法的优点,并弥补了它们的不足.同时,采用了并行结构,并在Xilink公司的Virtex-ⅡXC2V500上予以实现.仿真结果表明,采用该方法的幸存路径存储单元可以同时对4路并行的路径转移信息进行回索,极大地提高了Viterbi译码器的译码速率.     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

卷积码Viterbi译码器的FPGA设计与实现

主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。     

DVB-T接收端载波同步的FPGA实现

本文研究了数字电视地面广播（DVB-T）系统中接收端载波同步的算法，提出了一种基于FPGA的电路设计。     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

卷积码Viterbi译码器的FPGA的设计与实现

给出了一种基于FPGA的切实可行的卷积码Viterbi译码器的实现方案。该方案只需要很少的硬件资源,速度较快。可以很方便地和Turbo译码器结合在单片的FPGA上,并应用于3GPPWCDMA移动通信系统中。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

DVB-T系统中TCM调制解调器的设计与实现

针对DVB-T系统设计并实现了TCM调制解调器,具体使用了编码正交频分复用(COFDM)、集分割、网格法、Viterbi算法等关键技术.给出了设计方案、原理图和流程图等设计细节.仿真结果表明该方法是合理有效的.     

CDMA系统通用高速Viterbi译码器设计与实现

提出了一种可用于CDMA移动通信系统的通用高速Viterbi译码器的设计,并在Xlinx公司的FPGA平台上实现整个译码功能,该译码器已经成功应用到公安侦查部门3G终端定位系统中。该译码器具有通用性和高速性：该译码器可使用于CDMA2000、WCDMA和TD-SCDMA系统码率为1/2,1/3,1/4的卷积码字译码;可应用于不同的译码深度;译码速率可以达到10Mbit/s,在实际系统应用实现中成功使用接近8Mbit/s的速率。     

一种高性能可重用Viterbi译码器的设计

设计了一个可重用、可升级的基四流水线结构Viterbi译码器.设计中采用了基四流水、前向追踪、同址写回和分块管理技术,并利用处理单元(PE: Process Element)互联技术,对译码器的结构进行了抽象和参数化处理,使卷积码生成多项式、PE个数和回溯深度等可根据实际需要重新配置.在TSMC 0.18 μm CMOS 工艺下, 成功地实现了带删除的64状态(4,1,6) Viterbi 译码器,电路规模仅3万门,译码速率可达12.5 Mbps,功耗为15 mW;在ST 0.13 μm CMOS工艺下,也获得了同样的性能,功耗仅为4.7 mW.该Viterbi译码器已被应用于DAB接收机芯片中.     

改进型全并行Viterbi译码器设计与实现

卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针对传统Viterbi译码设计上的不足进行了改进和优化,给出了硬件实现的逻辑原理框图,并利用EDA设计工具基于FPGA来设计实现Viterbi译码模块。最后分析了译码器综合后的资源占用情况并通过时序仿真验证了译码可靠性。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

适用于 SBAS和 Galileo 卫星导航接收机的 Viterbi 译码器实现

设计并实现了一种适用于SBAS和Galileo卫星导航系统的（2,1,7）卷积码的Viterbi译码器．由于卫星导航系统中的数据率不高,采用串行结构实现 Viterbi译码器,并且多通道复用同一译码器,以节省电路面积．此外,采用改进的加比选单元并通过寄存器交换法对幸存路径进行管理,以进一步优化电路结构．为了减少RA M 的使用,利用同址更新技术将路径度量累加值和幸存路径存储至RAM ．译码电路通过FPGA验证,采用SMIC65 nm工艺库进行综合,该译码器逻辑电路的面积为4738μm2．     

Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.