基于FPGA的AVS编码器帧内预测实现

针对帧内预测的快速算法,由于DSP架构软件顺序执行的局限性难以满足实时性要求,而FPGA以其高速的计算速度和强大的并行处理能力成为H.264和AVS编解码的理想平台。本文在FPGA平台上采用资源共享、高并行和多流水线结构实现了亮度帧内预测算法。该方法在分析AVS帧内亮度5种预测模式的基础上,将像素预测与模式判决在一个模块中完成,并且利用各模式预测的相似性,实现运算单元共享和多种模式并行执行,兼顾了处理速度和实现代价。仿真及综合结果表明该设计能够完全满足标清(704×576,30f/s)数字视频的实时处理要求。     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

H.264帧内预测快速算法

为了减小基于率失真优化(RDO)和Hadamard变换的帧内预测算法的计算量,H.264编码器同时给出了不采用RDO和不采用Hadamard变换的低复杂度帧内预测算法(H.264参考软件JM11.0的参数RDOptimization和UseHadamard被置0);这种低复杂度算法大大地减小了计算量,然而在实时性较强的场合,帧内预测算法的计算量仍需进一步减小,为此文章提出了一种快速帧内预测算法;该算法首先根据宏块的奇偶性仅选择同一位置的两个色度宏块中的一个宏块的数据来确定这两个色度宏块的预测模式,接着根据低分辨率图像和简化的代价标准确定出亮度宏块的最佳16x16预测模式,最后根据最佳16x16预测模式、快速4x4帧内预测模式选择算法及灵活的代价比较确定出亮度宏块的编码类型及预测模式;试验结果表明,与低复杂度的帧内预测算法相比,在图像质量和码率变化不大的同时,文章的预测算法的平均帧内预测时间能减少50%以上。     

基于FPGA的轮廓提取并行计算系统研究及实现

针对高质量的轮廓提取算法计算量大、实时性差的问题,提出了一种基于现场可编程门阵列（FPGA）的图像轮廓并行计算系统。通过设计适合的硬件结构及相应的算法改进,采用了多种不同的并行方式加速算法的计算。实现了一种高质量的轮廓提取算法--Pb（Probability Boundary）算法的高速计算。实验结果表明,在FPGA工作频率200 MHz时,被处理图像分辨率为481×321时,该系统处理速度可达39帧/s,为将Pb算法应用于实际系统提供了条件。     

基于FPGA的目标运动预测实时kalman滤波器设计

卡尔曼滤波器被广泛应用于目标位置预测领域,但由于算法复杂、计算量大,采用软件实现难以满足现代跟踪系统的实时性要求。本文提出了一种基于FPGA的可重配置实时卡尔曼滤波器硬件结构,该结构采用并行流水线技术,可极大提高运算速度。同时,在满足实时性要求的前提下,采用时分复用技术,大量减少了资源占用,节约了成本。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

可重构计算及其在视频编解码领域的应用

从现有高性能计算领域遇到的问题出发,分析计算模式的时空域特征。介绍可重构系统的定义及体系架构．比较可重构体系结构与微处理器、ASIC在计算模式的不同,并通过H．264视频编解码标准的帧内预测模块的FPGA实现．体现FPGA在可重构计算领域的潜力和广阔前景。     

Harris角点检测的FPGA快速实现方法

针对Harris角点检测算法计算量大导致实时性差的难题,提出了一种基于FPGA的快速Harris角点检测技术。利用FPGA并行处理的特点,将整幅图像分为两块后并行处理,对其中分解得到的每一块图像采用流水线处理,并将流水线结构分为导数生成器、高斯滤波、角点响应R值计算、非极大值抑制四级,且对流水线每一级中涉及到的复杂乘法运算转换为精简的移位及加法或减法运算,最终实现对目标的实时角点检测。实验结果表明,对于分辨率为1024x1024的图像,达到了每帧6.809ms的角点提取速度,与基于FPGA传统结构的Harris角点检测算法相比,速度提高了近一倍,极大提升了算法的实时性,具有较强的工程实用价值。     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

高速条码识别系统

针对目前条码识别算法实时性不够的不足,同时为解决具体应用中定位算法稳定性不高,景深不够等问题,提出了一种基于计算机视觉、FPGA和DSP混合设计的条码识别系统,其高速条码定位算法在FPGA上实现,定位时间仅为2.5ms,定位速度快,同时减少了后续DSP的计算量,大大提高了系统的实时性,并应用于轮胎条码识别系统.经实际试验表明,该系统达到16帧每秒的识别速度,且识别率高,对高速运动条码信息的在线检测应用具有较好的实用价值.     

H.264/AVC快速帧内预测模式选择算法

H.264引入帧内预测并采用拉格朗日率失真优化(RDO)技术来选择最佳帧内预测模式,提高I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,根据帧内预测算法特征提出了一种基于像素方向相关性的帧内预测模式快速选择算法。实验结果表明,该算法在保证图像质量和比特率大致不变的前提下,极大地降低了帧内预测编码的计算复杂度。     

H.264/AVC帧内4×4块快速帧内预测算法

H.264引入帧内预测并采用率失真优化（RDO）技术来选择最佳帧内预测模式,提高I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,提出了一种基于DCT变换的能量函数的快速帧内预测选择算法。实验结果表明,该算法在保证图像质量和基本保持编码效率的前提下降低了近一半的编码时间。     

AVS视频解码中帧内预测模块的硬件化设计及SoPC验证

论述了适用于AVS解码器的帧内预测模块硬件化设计,提出了一种关键路径更短、占用资源更少的可重构运算单元(PE),利于流水线设计,可以提高运行频率。在参考样本管理方案中采用了一种环形RAM预加载方案,可以有效地提高预测速度。通过在Cyclone Ⅱ FPGA上进行测试,证明该帧内预测模块可正常工作在100 MHz频率下,解码速度提高了19.4%。     

基于FPGA的CNN图像识别加速与优化

目前,CNN已广泛应用于许多应用场景中,包括图像分类、语音识别、视频分析、文档分析等。由于CNN计算密集,常以GPU进行加速,但GPU功耗高,不适用于CNN推理阶段。基于此,文中研究了基于FPGA的CNN图像识别加速与优化的应用方法,利用Intel FPGA提供的OpenCL SDK,在FPGA板卡上设计并优化了CNN前向模型。首先,针对计算量问题,通过功能模块划分,充分发挥FPGA的高计算效能优势。其次,优化核心算法,提高运行速度;分析特征图处理操作,利用参数共享策略降低数据存储量;采用通道传输数据,减少访问片外存储次数。最后,对数据缓存、数据流、循环进行优化设计,缓解了FPGA片上的资源限制;通过量化参数降低FPGA内存资源占用量。实验结果表明,FPGA具有较低的功耗,CPU的功耗是其2.1倍,而GPU的功耗是其6.5倍;与近年来相关领域文献中提出的方法相比,所提方法具有较高的吞吐量和计算性能。     

H.264快速帧内预测模式选择算法

H.264引入帧内预测技术提高了I帧的编码效率,但也大大增加了编码的计算复杂度。为了降低计算复杂度,根据预测模式算法的特征提出了一种基于像素边缘矢量方差及子块宏块映射关系的帧内预测模式快速选择算法。实验结果表明,该算法在保证图像质量和比特率大致不变的前提下,极大地降低了帧内预测编码的计算复杂度。     

基于FPGA的图像中值滤波器设计

介绍了基于FPGA的图像采集及处理系统的总体结构和模块设计。在图像处理模块中,根据FPGA并行计算的特点,提出了改进的中值滤波算法。通过与原算法进行比较,论证了该算法在提高系统效率方面具有优势。     

基于DSP+FPGA结构图像处理系统设计与实现

为了实现视频图像的实时处理，采用基于DSP FPGA的线性流水阵列结构，用现场可编程门阵列FPGA对采集的视频数字图像做预处理，并结合大规模可编程逻辑阵列CPLD进行逻辑控制，实现了视频图像的采集和目标提取的视频数字图像处理系统。介绍了该视频图像处理系统的硬件组成、工作原理和各种视频跟踪算法的应用。该系统与计算机联结，配以适当的图像处理软件和开发系统，即可形成一个通用的实时图像处理平台。     

基于混合架构的卷积神经网络算法加速研究

具有优越性能的卷积神经网络算法已得到广泛应用,但其参数量大、计算复杂、层间独立性高等特点也使其难以高效地部署在较低功耗和较少资源的边缘场景.为此结合该种算法的特点提出了一种基于混合架构的卷积神经网络计算加速方法,该方法选用CPU加FPGA的混合架构,对网络模型进行了压缩优化;在FPGA上通过指令控制数据流的DSP阵列结...     

并行CORDIC算法的研究及FPGA实现

本文讨论旋转模式下CORDIC算法的符号预测和迭代计算问题,采用并行计算方法来加速CORDIC算法。文中提出分段符号预测和增加校正迭代的符号预测机制,使用分段迭代展开和三输入加法树来完成CORDIC算法的迭代计算,有效地减少了计算的级数和硬件开销,提高了计算性能。最后,在Altera的StratixII芯片上实现了并行CORDIC结构。