表面预处理对Ge MOS电容特性的影响

通过不同气体(NO、N2O、NH3)对Ge衬底进行表面预处理,生长GeOxNy界面层,然后采用反应磁控溅射方法生长HfTiO薄膜,制备HfTiO/GeOxNy叠层高k栅介质Ge MOS电容,研究表面预处理对界面层以及界面层对器件性能的影响.隧穿电子扫描电镜(TEM)、栅电容-电压(C-V)栅极漏电流-电压(J-V)的测量结果表明,湿NO表面预处理能生长高质量的界面层,降低界面态密度,抑制MOS电容的栅极漏电流密度.施加高场应力后,湿NO表面预处理样品的平带漂移及漏电流增加最小,表示器件的可靠性得到有效增强.     

堆叠栅介质MOS器件栅极漏电流的计算模型

采用顺序隧穿理论和传输哈密顿方法并考虑沟道表面量子化效应,建立了高介电常数堆叠栅介质MOS器件栅极漏电流的顺序隧穿模型。利用该模型数值,研究了Si3N4/SiO2、Al2O3/SiO2、HfO2/SiO2和La2O3/SiO2四种堆叠栅介质结构MOS器件的栅极漏电流随栅极电压和等效氧化层厚度变化的关系。依据计算结果,讨论了堆叠栅介质MOS器件按比例缩小的前景。     

表面预处理对HfO2栅介质MOS器件漏电特性的影响

采用反应磁控溅射方法,在Si衬底上制备了不同表面预处理和不同后退火处理的HfO2栅介质MOS电容。测量了器件的C-V和I-V特性,并进行了高场应力实验。器件的界面特性和栅极漏电机理分析表明,界面态和氧化物陷阱是引起大的栅极漏电流的主要因素。采用新颖的O2 CHCl3(TCE)表面预处理工艺,可以显著降低界面态和氧化物陷阱密度,从而大大减小栅极漏电流和SILC效应。     

0.25 μm栅长GaAs pHEMT栅极高温及关态应力退化机理

GaAs赝配高电子迁移率晶体管(pHEMT)的关态栅极漏电流取决于温度与电应力环境。研究了高温与电应力对0.25 μm GaAs pHEMT肖特基特性的影响。该pHEMT的反向偏置栅极漏电流主要受陷阱辅助发射机制和隧穿电流机制的影响。建立模型,对不同温度下栅极漏电流曲线进行拟合,结果表明,栅极漏电流在常温下由隧穿电流机制主导,在高温下由陷阱辅助发射机制主导。在高温关态应力下对栅极漏电流随应力时间变化的过程进行表征,从时间层面再次验证了两种机制在不同温度下发生转变的过程。     

退火气氛对Ge MOS电容电特性的影响

采用反应磁控溅射法在Ge衬底上制备了HfTiO高介电常数k栅介质薄膜,研究了不同气体(N2、NO、N2O)淀积后退火对Ge金属-氧化物-半导体(MOS)电容性能的影响.透射电子显微镜和电特性测量表明,湿N2退火能有效抑制界面层的生长,提高界面质量,改善栅极漏电流特性,从而得到最优的器件性能,即Al/HfTiO/n-Ge MOS电容的栅介质等效氧化物厚0.81 nm,k=34.5,带隙中央界面态密度为2.4×1011cm-2·eV-1,1 V栅偏压下的栅极漏电流为2.71×10-4A·cm-2.     

形成精细图案的定向自组装技术专利技术综述

本文主要从专利视角对申请量、申请人和分类号的分布进行统计分析,总结了与形成精细图案的定向自组装技术相关的国内和国外专利的申请趋势、主要申请人分布以及对重点技术的发展路线进行了梳理.     

LED与折射率相关的光提取技术的专利技术综述

本文主要从中国、全球的专利申请量、申请人和分类号的分布等多方面进行统计分析,总结了与LED与折射率相关的光提取技术相关的国内和国外专利的申请趋势、主要申请人分布以及重点技术的发展路线进行了梳理.     

纳米双栅MOS器件的二维量子模拟

利用非平衡格林函数法处理开放边界条件的薛定谔方程,与泊松方程自洽求解,在实空间实现了对纳米量级双栅MOS器件的二维量子模拟。与模空间法的仿真效率及模拟结果进行了比较,对栅极漏电流受栅介质、栅与源漏交叠、栅氧层厚度的影响进行了研究。     

Y_2O_3改善HfO_2高k栅介质Ge MOS电容的电特性及可靠性

以Y_2O_3薄膜作为夹层,采用磁控溅射法制备了HfO_2/Y_2O_3叠层高k栅介质Ge MOS电容,并对其电特性及高场应力特性进行了仔细研究。结果表明,Y_2O_3夹层能显著地改善Ge MOS器件的界面质量、k值、栅极漏电流特性、频率色散特性和器件可靠性。因此,HfO_2/Y_2O_3/Ge MOS电容表现出较低的界面态密度(6.4×1011 eV~(-1)cm~(-2))、较高的k值(21.6)、较小的栅极漏电流密度(Vg=1V+Vfb时,Jg=1.65×10~(-6) A·cm~(-2))、极小的频率色散以及良好的器件可靠性。其机理在于Y_2O_3夹层能充当阻挡层角色,有效地阻挡了Hf、O与Ge的相互扩散,从而抑制了不稳定低k GeO_x夹层的生长。     

碳纳米管在半导体器件散热方面的应用专利技术综述

本文主要从专利视角对申请量、申请人和分类号的分布进行统计分析,总结了与碳纳米管在半导体器件散热方面应用相关的国内和国外专利的申请趋势、主要申请人分布以及对重点技术的发展路线进行了梳理。     

双面太阳能电池专利技术综述

本文从专利视角对双面太阳能电池的专利申请量、申请人和分类号的分布等多方面进行统计分析,总结了与双面太阳能电池相关的国内和国外专利的申请趋势、主要申请人分布以及对重点技术的发展路线进行了梳理。     

MOS结构中具有较大漏电流时准静态C-V曲线的测量

当MOS电容漏电流大时,往往使得准静态I-V曲线变形(上翘),从而给界面态陷阶密度N_(it)的测量和计算带来了很大的妨碍.本文提出了一种简单方法,可以将准静态I-V曲线进行修正,使得漏电较严重的MOS电容的界面态密度N_(it)计算得出满意的结果.     

减小浅沟槽隔离边缘泄漏电流专利技术综述

随着半导体制程工艺的不断发展,对器件隔离性能的要求越来越高,对减小浅沟槽隔离边缘的泄漏电流的要求也越来越高.本文从中国、全球的专利申请量、申请人和分类号的分布等多方面进行统计分析,总结了与减小浅沟槽隔离边缘泄漏电流相关的国内和国外专利的申请趋势、主要申请人分布以及重点技术的发展路线进行了梳理.     

0.1μmSOI槽栅CMOS特性仿真

基于SOI技术对器件特性的良好改善和槽栅MOS器件在深亚微米领域抑制短沟道效应和抗热载流子效应方面的显著优势,对SOI槽栅CMOS器件在0.1 μm尺寸下的电学特性进行了模拟仿真,仿真结果表明,基于SOI衬底的槽栅CMOS器件除了拥有槽栅器件独特优势之外,还很好地抑制了栅极漏电和阈值偏高等体硅槽栅MOS所具有的特性缺陷,得到了更加理想的实验结果.     

HfO2/TaON叠层栅介质Ge MOS器件制备及电性能研究

为提高高k/Ge MOS器件的界面质量,减小等效氧化物厚度(EOT),在high-k介质和Ge表面引入薄的TaON界面层.相对于没有界面层的样品,HfO2/TaON叠层栅介质MOSFET表现出低的界面态密度、低的栅极漏电和较好的输出特性.因此利用TaON作为Ge MOS器件的界面钝化层对于获得小的等效氧化物厚度和高的高k/Ge界面质量有着重要的意义.     

一种高精度曲率补偿带隙基准电压源设计

根据带隙基准电压源的原理,基于CSMC 0.5μm工艺设计了一种高精度二阶曲率补偿带隙基准电压源。利用MOS管工作在亚阈值区时漏电流和栅极电压的指数关系,在高温段对温度特性曲线进行补偿。通过Spectre仿真,得到输出基准电压为2.5 V的电压基准源。工作电压范围为3.35⁷.94 V,1 kHz时电源抑制比为-71.73 dB,温度从-257.94 V,1 kHz时电源抑制比为-71.73 dB,温度从-25¹25℃之间变化时温度系数为7.003×10-6℃-1。     

DPRM工艺中刻蚀工艺关键参数对N/P型MOS管交界处的影响

短沟道效应对器件性能的影响不可忽略,高k/金属栅极(High-k/Metal Gate,HKMG)器件可以很好地抑制短沟道效应。HKMG器件中金属栅极的制备工艺有前栅极制造工艺和后栅极制造工艺,其中虚拟栅去除(Dummy Poly Removal,DPRM)过程是后栅极制造中一道至关重要的制程。由于P型MOS管和N型MOS管的金属栅极填充材料不同,制造工艺中要先完成一种MOS管金属栅极的制作再进行另一种MOS管金属栅极的制作,DPRM后N型MOS管和P型MOS管交界处的结构形貌会直接影响金属栅极的填充,进而影响器件性能。在电子回旋共振刻蚀等离子体源条件下,探究DPRM工艺中过刻蚀过程的关键参数对NMOS管和PMOS管交界处结构形貌的影响,进而总结出减弱N/P型MOS管交界处侧向凹陷程度的工艺条件。     

有限介质绝缘电阻对C—V测量的影响

本文描述了在高频和准静态C-V测量中,二氧化硅介质层有限电阻对测量准确性的影响。特别是在准静态测量中,由于频率相当低,MOS电容值只有100pF左右,所产生的位移电流为10(-9)～10(-14)A范围,介质层有限电阻产生的漏电流对测量准确性影响很大。因此,在存在漏电流的情况下,必须从测得的数值中扣除漏电流,才能进行界面态密度的计算。     

硅恒流二极管

恒流源在电子线路中应用甚广.一个理想的恒流源可以给负载提供恒定的电流而与负载两端电压无关,即输出电导为零,而且它的电流值不随温度改变.在一定电压范围内工作的场效应晶体管漏电流趋于饱和,输出电导很低,因此可用作恒流源.在MOS集成电路中为了制造工艺相容,有时用MOS场效应晶体管作恒流源.本文所述的恒流二极管(CRD)     

直接隧穿应力下超薄栅氧MOS器件退化

研究了栅氧厚度为1.4nm MOS器件在恒压直接隧穿应力下器件参数退化和应力感应漏电流退化. 实验结果表明,在不同直接隧穿应力过程中,应力感应漏电流（SILC）的退化和Vth的退化均存在线性关系. 为了解释直接隧穿应力下SILC的起因,建立了一个界面陷阱和氧化层陷阱正电荷共同辅助遂穿模型.