亚微米BiCMOS工艺技术

ＢｉＣＭＯＳ是双极的速度和驱动能力与ＣＭＯＳ的高密度和低功耗的结合。考虑到功耗原因，ＢｉＣＭＯＳ器件主要以ＣＭＯＳ为主。因此，双极器件通常并入ＣＭＯＳ核心工艺流程。当器件尺寸减小时，双极和ＣＭＯＳ技术显得愈发相似。本文例举了０．８μｍ和０．５μｍ的技术论点，ＢｉＣＭＯＳ电路与ＣＭＯＳ相比，成本稍有增加，但其性能提高一倍。     

高速BiCMOS工艺研究

研究开发了一种准２μｍ高速ＢｉＣＭＯＳ工艺，采用自对准双埋双阱及外延结构．外延层厚度为２．０～２．５μｍ，器件间采用多晶硅缓冲层局部氧化（简称ＰＢＬＯＣＯＳ）隔离，双极器件采用多晶硅发射极（简称ＰＳＥ）晶体管．利用此工艺已试制出ＢｉＣＭＯＳ２５级环振电路，在负载电容ＣＬ＝０．８ｐＦ条件下，平均门延迟时间ｔｐｄ＝０．８４ｎｓ，功耗为０．３５ｍＷ／门，驱动能力为０．６２ｎｓ／ｐＦ．明显优于ＣＭＯＳ门．     

高速BiCMOS工艺研究

研究开发一种准２μｍ高速ＢｉＣＭＯＳ工艺，该工艺采用乍对准双埋双阱及外延结构。外延层厚度２．０－２．５μｍ，器件间采用多晶硅缓冲层局部氧化隔离，双极器件采用多晶硅发射极晶体管。利用此工艺试制出ＢｉＣＭＯＳ２５级环振，在负载电容ＣＬ＝０．８ｐＦ条件下，平均门延迟时间ｔｑｄ＝０．８４ｎｓ，功耗为０．３５ｍＷ／门，驱动能力 ０．６２ｎｓ／ｐＦ，明显ＣＭＯＳ门。     

MCBiCMOS门阵列的母片设计

本文介绍ＭＣＢｉＣＭＯＳ门阵列的母片设计技术。由于采用了先进的ＭＣＢｉＣＭＯＳ工艺和设计技术，ＭＣＢｉＣＭＯＳ更适合地制作高性能，大规模的专用集成电路。在２μｍＣＭＯＳ和３μｍ双极相结合的设计规则基础上，我们设计了ＭＣＢｉＣＭＯＳ２０００门门阵列母片，并利用ＭＣＢｉＣＭＯＳ宏单元库，成功地完成了ＣＧＢ２００３     

高性能BiCMOS制造技术及I/O电路优化

本文报导一套先进的ＢｉＣＭＯＳ集成电路制造技术，建立在ＣＭＯＳ工艺基础上的ＢｉＣＭＯＳ制造工艺，增加了双埋层，２．５微米本征外延层，双阱，基区，多晶硅发射区，深集电区和平坦化双层金属布线等工艺技术。器件性能测试和扫描电镜检查结果表明，双极器件和ＭＯＳ器件性能优良，ＢｉＣＭＯＳ器件的抗锁定性能比ＣＭＯＳ器件提高了一个数量级。     

发展中的BiCMOS技术

集ＣＭＯＳ与双极器件之优点于一体的ＢｉＣＭＯＳ，将逐渐成为９０年代ＵＬＳＩ的主流技术。本文从工艺、器件结构和兼容设计等不同侧面，阐述了ＢｉＣＭＯＳ技术所具有的突出特点及其典型应用，同时还介绍了最新发展的低温ＢｉＣＭＯＳ技术和面临的关键问题。     

深槽隔离技术中硅的反应离子刻蚀

本文叙述了在反应离子刻蚀（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）系统中采用无碳含氟原子刻蚀气体（ＳＦ＿６，ＮＦ＿３）对硅的深槽刻蚀；分析了真空压力、射频功率、气体组合及其流量和电极温度对刻蚀速率、刻蚀剖面的影响；并根据实验结果，绘出了刻蚀速率与以上物理变量的函数关系曲线；得到刻蚀速率０．５～０．７μｍ／ｍｉｎ，糟宽≤５．０μｍ，深度大于６．０μｍ，横向腐蚀小于１．５μｍ的各向异性刻蚀剖面。本研究技术将应用于超高速ＥＣＬ分频器电路，双极高可靠抗辐射加固稳压器件和ＢｉＣＭＯＳ模拟电路的实际制作中。     

BiCMOS例相器延迟特性的计算与分析

本文对ＢｉＣＭＯＳ倒相器延迟特性进行了系统研究，在分析比较ＭＯＳ与双极器件及其组成电路不同状态下的工作特点基础上，得到ＢｉＣＭＯＳ倒相电路在小注入、大注入和集电极寄生电阻等不同限制条件下的延迟时间的解析关系式，结果表明该模型具有近似于ＳＰＩＣＥ数值模拟精度，为各类高性能ＢｉＣＭＯＳ电路的优化设计与分析提供了理论依据．     

优化双极器件的改善BiCMOS电路延迟的CAD方法

优化双极器件的改善ＢｉＣＭＯＳ电路延迟的ＣＡＤ方法＝ＡＣＡＤｐｒｏｃｅｄｕｒｅｆｏｒｏｐｔｉｍｌｚｉｎｇｂｉｐｏｌａｒｄｅｖｉｃｅｓｒｅｌａｔｉｖｅｔｏＢｉＣＭＯＳｃｉｒｃｕｉｔｄｅｌａｙ［刊．英］／Ｄｅｓ－ｏｕｋｌ．Ａ，Ｓ．…ＩＥＥＥＴｒａｎｓ．Ｃ...     

双注入多晶硅发射极高性能BiCMOS技术研究

研究了一种ＢｉＣＭＯＳ新技术，基区和发射区均通过发射极多晶注入，使形成的基区更浅，更窄；通过等平面氧化形成的鸟嘴，将版图设计中３．０μｍ，的发射极条宽“挤”为２．０μｍ左右。提高了器件性能。在器件结构及工艺设计中，中能提高工艺的兼容性，简化工艺。     

0．05μmCMOS晶体管

０．０５μｍＣＭＯＳ晶体管据《ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ》１９９５年第２期报道，日本松下电器的半导体研究中心已研究出制造０．０５μｍＣＭＯＳ晶体管的一套技术。该技术可制作０．１μｍ以下的ＰＭＯＳ，实现０．０５μｍＣＭＯＳ。门延迟时间达到１３...     

采用混合模式晶体管(BMHMT)构成低温BiCMOS集成电路

本文介绍采用与ＣＭＯＳ工艺完全相容的双极／ＭＯＳ混合模式晶体管（ＢＭＨＭＴ）构成新型的低温ＢｉＣＭＯＳ集成电路．理论分析表明该电路与ＣＭＯＳ相比，在电压摆幅相同，静态功耗相近的条件下，具有更大的驱动能力，尤其在较低的工作电压下，其特点更加突出．我们用统一的标准和相同芯片面积设计了３９级带负载的ＢｉＣＭＯＳ和ＣＭＯＳ环形振荡器．实验样品经室温和低温平均门延迟时间测试，表明在相同工作电压下ＢｉＣＭＯＳ优于ＣＭＯＳ．若两种电路都采用ＳＯＩ结构，预计ＢｉＣＭＯＳ可以获得更好的结果     

BiCMOS倒相器延迟特性的计算与分析

本对ＢｉＣＭＯＳ倒相器延迟特性进行了系统研究，在分析比较ＭＯＳ与双极器件及其组成电路不同状态下的工作特点基础上，得到ＢｉＣＭＯＳ倒相电路在小注入，大注入和集电极寄生电阻等不同限制条件下的延迟时间的解析关系式，结果表明该模型具有近似于ＳＰＩＣＥ数值模拟精度，为各类高性能ＢｉＣＭＯＳ电路的优化设计与分析提供了理论依据。     

自对准Ti－SALICIDE LDD MOS工艺研究

本文着重研究了０．６μｍ自对准Ｔｉ－ＳＡＬＩＣＩＤＥＬＤＤＭＯＳ工艺技术．ＴｉＳｉ２的形成采用两步快速热退火及选择腐蚀完成，Ｔｉ膜厚度的最佳选择使ＳＡＬＩＣＩＤＥ工艺与０．２μｍ浅结相容，源／漏薄层电阻为４Ω／□．上述技术已成功地应用于０．６μｍ自对准Ｔｉ－ＳＡＬＩＣＩＤＥＬＤＤＮＭＯＳ器件及其Ｅ／ＤＭＯＳ３１级环形振荡器的研制，特性良好．     

局部氧化的SiC器件的等平面隔离技术

本文提出了把大家熟悉的ＬＯＣＯＳ（Ｓｉ的局部氧化）技术扩展到ＳｉＣ的可行性。为得到一种ＳｉＣ器件集成的最佳化等平面隔离技术，已在结构上鉴定了两种隔离工艺。第一种是利用ＳｉＣ和Ｓｉ３Ｎ４间不同氧化速率的一般ＬＯＣＯＳ工艺的扩展。第二种方法是＂多场＂工艺，它利用ＳｉＣ上多晶硅氧化的可选择性来形成隔离场区。从扫描电镜图可看到在有源区边界周围有典型的鸟喙图象，对于ＬＯＣＯＳ工艺，它的每边宽为０．９２μｍ（场氧化层等于３０００），而对于＂多场＂工艺，它的每边宽为０．５５μｍ（场氧化层等于８０００）；与一般用于ＳｉＣ的台面式隔离相比，新的技术提高了结构的平整性，允许用于相邻器件间隔离的自对准场阈注入。     

基于MOCCs的电流模式滤波器

本文提出了一种多输出电流传送器（ＭＯＣＣＳ）的改进ＣＭＯＳ实现，并以此对无源ＲＬＣ梯形网络进行模拟，获得一种新的电流模式滤波器结构，它们比用ＣＣⅡＳ实现的同类型滤波器节省一半有源器件。此外，还分析了ＭＯＣＣＳ的高频非理想特性及补偿方法，最后给出了截频为１ＭＨｚ、０．５ｄＢ波纹的五阶全极点低通滤波器和截频为２．４ＭＨｚ、０．１７３ｄＢ波纹的三阶椭圆滤波器实例，并经１．２μｍＣＭＯＳ工艺参数仿真证实     

TiSi_2 Polycide LDD MOS工艺研究

本文着重研究了０．６μｍＴｉＳｉ２ＰｏｌｙｃｉｄｅＬＤＤＮＭＯＳ器件工艺技术．用ＲＩＥ刻蚀获得了０．６μｍ严格各向异性的精细结构２分析研究表明ＴＥＯＳＳｉＯ２膜厚ｔｆ、多晶硅栅的剖面倾角θ是影响侧壁宽度Ｗ的重要因素，经优化后可控制Ｗ为０．３０～０．３２μｍ；在Ａｌ与Ｓｉ之间引入一层ＴｉＮ／Ｔｉ复合层作为Ａｌ－Ｓｉ间的扩散势垒层，获得了良好的热稳定性．上述工艺技术已成功地应用于０．６μｍＴｉＳｉ２ＰｏｌｙｃｉｄｅＬＤＤＥ／ＤＭＯＳ３１级环形振荡器的研制，其平均缴延迟为３１０Ｐｓ（０．２９ｍＷ／级），工作电压     

NTT公司开发出用于CMOS的0．2μm技术

ＮＴＴ公司开发出用于ＣＭＯＳ的０．２μｍ技术日本电信电话（ＮＴＴ）公司已研制成为实现下一代ＬＳＩ的基本技术—超微细的ＣＭＯＳ电路。加工技术上，采用可代替紫外线的Ｘ线，现用０．２μｍ的工艺水平，已使器件做到小型化，速度可提高三倍，电压降低％，可用一节干...     

低功耗的频率合成集成块

低功耗的频率合成集成块日电公司推出的μＰＣ３．４０ＧＳ型双锁相环路（ＰＬＬ）频率合成器ＩＣ，工作电压为１．８Ｖ，应用于无绳电话、功耗特低的收音机和小型无线电装置可延长工作时间。此电路应用特殊的ＤＣ－１ＢｉＣＭＯＳ处理器电路技术，发射极宽仅０．８μｍ，...     

0．2μmCMOS门阵列

０．２μｍＣＭＯＳ门阵列日本ＮＴＴ公司采用ＳＩＭＯＸ（ＳｉｌｉｃｏｎＩｓｏｌａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）工艺研制成功０．２μｍＣＭＯＳ门阵列。产品特点是低功耗和高集成度，其功耗是０．５μｍＣＭＯＳ门阵列的１０倍。产品的电路元件由波长...