基于FPGA的高速数据采集系统的设计

本设计采用了以FPGA作为主控逻辑模块,从而实现了数据的硬件采集。设计中采用了自顶向下的方法,并将FPGA依据功能划分为几个模块,详细介绍了各个模块的设计方法和功能。FPGA模块设计采用VHDL语言,在QuartusⅡ中实现了软件的设计和仿真。整个系统可以实现6路最大工作频率是40kHz的模拟信号的采集和6路内部通信信号以实现自检的功能。     

基于FPGA的内插定时恢复算法的实现

提出了一种基于FPGA的内插定时恢复算法的实现方法,重点分析了算法中的内插滤波器、定时误差检测器、环路滤波器和控制器等模块的原理。通过用Simulink对算法进行仿真,从而了解并掌握模块的工作过程,且对这四个模块进行FPGA的设计,在QuartusⅡ 9.1平台上对内插法中的各模块的设计进行了仿真。     

1553B总线远程端点数据链路层协议的FPGA实现

介绍了用FPGA设计实现MIL-STD-1553B总线远程端点的数据链路层协议,整个设计采用自顶向下的方式,实现程序分为4个模块,每个模块独立完成相关功能,最后通过顶层模块完成信号连接.该设计采用VerilogHDL编写,通过Modelsim和QuartusⅡ完成仿真和综合,最后在Altera公司Cyclone系列的FPGA上进行了实现,并通过实际应用对整个设计进行了验证.     

一种基于FPGA的计算机层析重建的方法

提出一种基于FPGA的计算机层析重建的方法,即借助FPGA的高速数据处理能力来提高计算机层析重建的速度.采用自顶向下的方法,将FPGA依据功能划分为几个模块,并详细论述了各个模块的设计方法和控制流程.FPGA模块的设计采用VHDL语言编程和内部已有的小模块相结合的方法来实现,并利用时钟信号对模块内部以及模块之间运算和数据流程进行控制.整个软件设计和综合模拟仿真在Quartus ||开发平台中完成,同时也给出了一些模块仿真的波形.     

基于FPGA的安全光幕的设计与实现

提出一种基于FPGA的安全光幕的设计方案,不仅实现了传统安全光幕的探测给定区域有无物体的功能,还加入了计算物体存在时间的功能,加强了安全光幕对物体的判断能力。该设计方案主要由发射模块、接收模块、计时模块组成。因力FPGA编程灵活,发射模块和接收模块轻松地实现了同步工作。计时模块可以通过改变系统主时钟频率来改变计时精度。整个系统在Quartus Ⅱ 8．0设计环境下设计实现,采用Altera公司的EPIC3T144C8型FPGA芯片进行仿真,仿真结果很好地实现了该方案的设计功能,并满足高精度、高速度的设计要求。     

基于FPGA的电机测速仪设计

提出一种基于FPGA的测量电动机转速的方法,介绍了设计的思想和基本的工作原理。应用VHDL硬件描述语言完成主要部分的设计,并给出了部分原理图和仿真图。电路中有脉冲产生模块、计数模块以及显示模块并在实验了平台上实现了各自的功能。     

基于FPGA的RFID无线通信系统的实现

无线收发模块是RFID无线通信系统的关键。研究并实现了基于FPGA的RFID无线通信系统,该系统采用NRF905和XC2V1000芯片分别作为RFID无线收发模块和FPGA控制模块。利用基于Wishbone总线控制的SPI控制模块完成了XC2V1000和NRF905之间的SPI总线模式通信设计。由于采用了参数化设计,提高了其通用性和灵活性。设计通过了前仿真与布局后仿真,并在板级验证中实现了系统100 m距离通信。     

基于FPGA技术的数字中频系统的设计

在数字中频的理论基础上,研究了数字中频的FPGA实现技术。包括NCO混频器、多速率信号处理(抽取和内插)模块、FIR滤波器模块在FPGA上的实现方式和结构。然后对数字中频系统中的各个模块利用MATLAB和DSP Builder进行了仿真,并使用QuartusⅡ编程实现。通过在软件上仿真数字中频系统,验证了本设计方案的正确性和可行性。     

UART微控制器设计方法及其FPGA实现

为满足FPGA与PC之间的通信需求,提出了一种FPGA的通用异步收发器设计实现方法。在Xilinx ISE 11开发平台上采用Verilog HDL硬件描述语言及其自带的IP CORE,实现了UART精确波特率时钟模块、UART发送模块和UART接收模块。并在ISE环境下进行综合建模仿真,给出各模块的仿真时序图以及综合生成的RTL图。实验通过Xilinx公司的XC2VP30 FPGA开发板对程序进行下载运行调试,与PC进行实时通信,结果表明,UART控制器工作稳定可靠,较好地实现了数据串行通信,达到预期设计要求。     

基于FPGA的ISDN U接口模块设计

介绍了一种基于FPGA以及MC145572U接口芯片的ISDN U接口模块设计方法．对硬件电路设计进行了说明，着重介绍了FPGA内部实现，并给出了FPGA编码在Actel公司的Libero软件上的仿真结果。     

基于Stratix系列FPGA的FFT模块设计与实现

主要介绍基于现场可编程门阵列(FPGA)的微波接力通信中FFT模块的设计与实现方案.提出一种全并行流水结构,采用新一代大容量的高速Stratix系列FPGA可以在N个系统时钟之内完成N点的FFT,性能稳定、运算速度快,完全能满足信号实时处理的要求.     

激光多普勒测速雷达信号处理的FPGA实现

激光多普勒测速雷达信号处理由于数据量大、实时性强等特点,对信号处理单元的要求较高。现场可编程门阵列(FPGA)具有高速、并行性等优点,可以满足测速雷达的需求。介绍了利用单片FPGA实现激光多普勒测速雷达信号处理的过程,详细说明了数据的缓存、干扰频率的滤波、2倍降采样、快速傅里叶变换(Fast Fourier Transform,FFT)和脉冲累积等步骤的FPGA实现,最后分析了模块的性能并给出了测试结果。     

基于FPGA的FFT算法优化及其在磁共振谱仪中的应用

提出了一种基于FPGA的依据核磁共振谱仪双通道频谱图对其信号增益和相位差不平衡进行调节的设计方案,详细阐述了FFT算法在FPGA中的设计与实现方法。该模块中的FFT处理器通过多个64点并行FFT模块复用实现,复数乘法全部采用移位相加来完成,大大降低了功耗,可移植性很强;并通过优化措施有效地降低了由于有限字长效应引入的噪声。结果表明,该设计大大提高了谱仪信号检测的准确性与使用的方便性。     

FPGA的数字鉴相器在相位测距系统中的研究

主要介绍了在矿井提升机红外激光位置跟踪系统中一种新型数字鉴相器的研究方法,该方法是基于FPGA器件运用FFT算法完成的。阐述了在实时高速测量场合运用FPGA器件独特的优势,并给出这种新型数字鉴相器的基本原理和具体实现过程,具有很高的应用价值。     

基于SOPC的频谱分析仪设计与研制

介绍了基于Altera的FPGA及NIOS Ⅱ软核处理器的一种任意波形的频谱分析仪器,其基本工作流程及功能包括：外部信号经A／D转换后送至NIOS核。作为实时波形显示,同时则送至FFT处理模块前侧的FIFO暂存区,供FFT模块分析处理：分析得到的实部及虚部数据经由平方求和后送至NIOS核,处理得到最终数据并送至显示器显示。系统全部采用硬件实现．具有很好的实时性。     

1M点FFT算法的FPGA设计与实现

采用可编程门阵列（FPGA）实现FFT算法,增加了信号处理的实时性。针对高速宽带信号的谱分析,提出了一种采用FPGA计算1M点FFT的实现方法,并对运算结果进行了测试验证。该成果同样适用于窄带信号的细微特征分析。     

基于FPGA的混合基FFT算法设计与实现

目前,研究资源节约型的低复杂度混合基快速傅里叶变换(FFT)设计技术具有重要的应用价值.本文基于现场可编程逻辑门阵列(FPGA)平台提出并实现了一种新型混合基FFT分解算法.该算法基于原位存储结构设计,采用素数因子分解与库利-图基分解相结合的混合分解模式,在省去了一步旋转因子乘法运算的同时也有效减小了存储空间和运算量,...     

200MSPS数字脉冲压缩模块设计与实现

介绍了基于Xilinx公司FPGA（现场可编程门阵列）实现高速实时数字脉冲压缩处理的设计方法。本数字脉冲压缩模块由3片FPGA级联,分别完成脉冲压缩运算中的FFT（快速傅里叶变换）、复数乘窗和IFFT（快速傅里叶反变换）功能。在Xilinx器件上实现了数字脉冲压缩算法。通过与MATLAB仿真结果比较,该数字脉冲压缩模块很好地实现了32k点的块浮点数字脉冲压缩功能,吞吐率达到200MSPS（百万次采样每秒）。     

基于FPGA的傅里叶变换光谱仪光谱复原技术

为了实时获取化学战剂、大气污染物等待测物的光谱信息,设计了一种基于现场可编程门阵列实现单边干涉图光谱复原的高速数据处理系统。该系统采用将去直流、切趾,快速傅里叶变换、相位校正等光谱复原处理集成在一块现场可编程门阵列芯片内实现的方法,具有集成度高、速度快、成本低等优点。在ISE10.1开发平台上设计了数据处理系统硬件电路,通过WQF-520型傅里叶变换红外光谱仪采集干涉数据传给现场可编程门阵列进行处理,实验结果与MATLAB仿真结果比较,相对误差在1.2%以内。结果表明,该系统可正确复原光谱,适用于时间调制和空间调制的干涉式光谱仪系统。     

基于FPGA的24点离散傅里叶变换结构设计

基于Good—Thomas映射算法和ISE快速傅里叶变换IP核,设计了一种易于FPGA实现的24点离散傅里叶变换,所设计的24点DFF模块采用流水线结构,主要由3个8点FFT模块和1个3点DFT模块级联而成。并且两级运算之间不需要旋转因子,整个DFF模块仅仅需要14个实数乘法器,布局布线后仿真工作时钟频率可达200MHz。首先根据Good—Thomas算法将并行的24路输入信号分成3组,每组8路信号,并进行并／串转换,得到3路串行信号;其次。将3路串行信号分别输入至3个FFrIP核模块进行8点FFT运算;然后,将上述3个FFrIP核模块同一时刻输出的3路信号进行3点DFF变换;最后,将得到的3路并行输出信号分别进行串／并转换,得到24路DFF输出信号。此外,设计的24点DFT结构还具有很好的扩展性,通过修改FFTIP核变换点数参数便可实现长度N=3×2^N点DFT。