基于异构可重构计算的AES加密系统研究

随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明：系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和Nvidia GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。     

生物序列搜索算法hmmsearch的加速技术

在FPGA平台实现细粒度并行的hmmsearch加速技术。采用数据预取、滑动窗口和数据传递等策略实现子处理单元的数据重用。在计算矩阵块内部实现流水线计算。加速器性能为3.59 GCUPS,与CPU相比,可获得接近235倍的加速效果。与目前FPGA上同性质最快的加速器相比,单PE可获得34%的性能提升。     

面向国产CPU的可重构计算系统设计及性能探究

为了提升国产平台的计算性能,采用国产CPU+FPGA的异构架构,设计了基于国产CPU的可重构计算系统。该系统包括基于国产CPU的主机单元和FPGA可重构加速单元,主机单元负责逻辑判断与管理调度等任务,FPGA负责对计算密集型任务进行加速,并采用OpenCL框架模型进行编程,以缩短FPGA的开发周期。为了验证该系统的性能,采用AES加密算法来测试该系统的计算性能,通过对不同长度的明文进行AES加密测试,并与CPU串行处理结果进行对比,得出：相比于单核FT-1500A CPU串行加密方式,采用可重构计算系统并行加密能够获得120多倍的加速比,且此加速比会随着明文长度的增加而成非线性增大。实验结果表明：基于国产CPU的可重构计算系统能够大幅提升国产平台的计算性能。     

SM4国密算法的异构可重构计算系统研究

随着互联网的数据量呈爆炸式增长,以纯软件方式运行的SM4算法速度慢、CPU占用率高,而基于Verilog/VHDL实现的现场可编程门阵列或专用集成电路存在灵活性差、升级维护困难等问题。为了解决上述问题,提出了一种SM4国密算法的异构可重构计算系统的设计方案,采用高层次综合和异构可重构技术,通过优化数据内存分配与传输、优化循环、矢量化内核以及增加计算单元等方式,设计了SM4算法电子密码本模式和计数器模式的定制计算架构,并将该系统部署在FPGA异构平台。实验结果表明：SM4-ECB和SM4-CTR两种主流工作模式的定制计算架构在Intel Stratix 10 GX2800上,吞吐率分别达到109.48 Gbps和63.73 Gbps,是Intel Xeon E5-2650 V2 CPU上对应模式吞吐率的232.63倍和141.62倍。以此核心模块(包含数据输入、加解密、输出)的整体异构可重构计算系统的性能也分别达到了纯软件方式的4.90倍和3.56倍。该方案不仅实现了针对特定模式进行定制加速,而且可以通过硬件重构灵活支持不同的计算模式,兼顾了系统的灵活性和高效性。     

基于FPGA的HEVC后处理CNN硬件加速器研究

针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点,提出一种基于现场可编程逻辑门阵列（FPGA）的后处理卷积神经网络硬件并行架构。提出的并行架构通过改进输入与输出缓冲的数据并发过程,调整卷积模块整体并行度,加快模块硬件流水。实验结果表明,基于本文所提出的并行架构设计的CNN硬件加速器在Xilinx ZCU102上处理分辨率为176×144视频流,计算性能相当于每秒360.5 GFLOPS,计算速度可满足81.01 FPS,相比时钟频率4 GHz的Intel i7-4790K,计算速度加快了76.67倍,相比NVIDIA GeForce GTX 750Ti加速了32.50倍。在计算能效比方面,本文后处理CNN加速器功耗为12.095 J,能效比是Intel i7-4790K的512.90倍,是NVIDIA GeForce GTX 750Ti的125.78倍。     

基于OpenCL的HMAC-SHA256算法优化与实现

HMAC算法作为主流消息认证算法之一,面临着以纯软件方式运行速度慢,以传统的FPGA硬件实现方式更新维护困难的问题。针对上述问题,设计了HMAC-SHA256算法的定制计算架构并基于OpenCL以高层次描述方式进行了实现。具体包括计算路径优化、存储结构与查找表优化、HMAC-SHA256全流水结构设计。基于OpenCL的计算任务分组优化、数据存储优化、数据通道矢量化等手段实现了HMAC-SHA256算法的FPGA定制计算架构。实验结果表明：在Intel Stratix 10 FPGA平台上,所实现的HMAC-SHA256吞吐率达到174.236Gbps,与Intel Core I7-10700 CPU相比,性能提升了656%,能效提升了1514%;与NVIDIA GTX 1650 SUPER GPU相比,性能提升了14%,能效提升了288%。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

分组密码IDEA的FPGA实现

根据IDEA密钥扩展方式和加解密流程,采用FPGA技术,对IDEA的功能模块进行了划分和设计,重点介绍了该文中所设计的关键功能模块的实现方法.给出了Verilog语言编写的实现该算法的关键性源代码.最后,对该IDEA算法加/解密模块进行了较全面的测试及性能分析.理论分析和仿真的结果表明,该模块能够准确实现加密和解密.     

基于FPGA的卷积神经网络并行加速设计

为提升在资源、功耗受限的嵌入式平台上运行的深度卷积网络算法的速度和能效,提出一种基于现场可编程门阵列(FPGA)的卷积并行加速方案。利用卷积层与批归一化(batch normalization,BN)层融合减少计算复杂度;利用数据分片减少片上存储消耗;利用数据复用、并行计算提升运算速度,减少系统硬件开销;利用设计空间探索找到最符合硬件资源约束的计算并行度。实验结果表明,在100MHz的工作频率下,加速器的峰值计算性能可以达到52.56GFLOPS,性能是CPU的4.1倍,能耗仅为GPU的9.9%,与其它FPGA方案相比综合性能有一定的提升。     

基于MEMS强链和双FPGA的硬盘加密系统

一个完整的数据加密系统应该具有安全可靠的密码认证机制和加密算法,为了解决现有大多数认证系统中逻辑认证的局限,利用两片FPGA芯片、PCI控制器、MEMS强链和AES算法设计了一种高效的数据加密系统,实现了物理认证和数据的加密/解密,利用AES-128加密算法对数据进行加解密,提高了安全等级.该系统具有简捷方便、性能稳定、数据吞吐率高等特点.     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

大型数据库加密传输数据智能监测系统设计

为解决传统加密传输数据监测系统在数据传输过程中易产生数据丢失、损坏等问题,提出并设计大型数据库加密传输数据智能监测系统。给出系统整体框架结构,硬件部分主要由四部分组成,用户登陆模块主要对访问角色进行划分,生成该身份对应的权限;密匙管理模块对权限信息进行保护和储存;文件安全传输模块对数据进行安全传输;系统软件部分主要对平分的64bit数据进行双路加解密,完成大型数据库加密传输数据智能监测系统设计。实验结果表明,该系统数据丢失率低、数据损坏少,有效提高了数据传输安全性,充分满足加密传输数据监测系统的设计需求。     

基于FPGA的7-Zip加密文档高能效口令恢复方法

随着7-Zip压缩软件的广范使用,破解7-Zip加密文档的口令对信息安全有着非常重要的意义。目前,破解7-Zip加密文档主要采用CPU和GPU平台,而潜在的口令空间大,计算复杂度高,在有限的时间内找到正确的口令需要更高性能的计算平台。因此,文中通过分析解密算法的PMC特性,采用可重构的FPGA硬件计算平台,使用流水线技术来实现数据拼接和SHA-256算法,并利用预计算和CSA方法优化SHA-256算法的关键路径,同时使用双端口RAM存储校验数据,从而满足算法的计算需求和存储需求,实现高效能的7-Zip解密算法。实验数据表明,文中提出的优化方法能大幅提升SHA-256算法的性能,使其吞吐量达到110.080 Gbps,并且通过多种方法对解密算法进行优化,最终破解10位长度口令的速率达到了10608个/s,是CPU的226倍,GPU的1.4倍,且能效比是GPU的8倍,极大地提升了算法的性能,降低了高功耗需求。     

基于FPGA的CPRS混沌加解密芯片算法设计

为了满足日益提高的通信安全需求,缩短实时加解密处理的时间,提出了一种利用CPRSC～V～,沌伪随机序列)加密算法,实现基于FPGA(现场可编程门阵列)的加解密芯片的算法设计.利用FPGA的并行流水线达到了DSP不能达到的处理速率和实时效果.该系统采用RAM分布式存储方式代替寄存器和case选择语句,减少资源利用率的同时获得最高lOOMbps全双工加解密速率,满足当今对加密芯片越来越高的速率要求.该加密芯片可用于对语音、图像以及视频等的加密.     

面向GoldenX软硬协同优化的异构加速列式存储引擎研究

万物互联时代,随着各类新型计算技术和新兴应用领域出现,传统数据处理方式逐步向云边协同数据处理的方式演进.云边复杂多变的生态系统(多云和多边缘)带来飞速增长的数据规模、复杂的数据位置及负载连接,如何高效稳定的存取数据信息以及如何加快数据查询处理已经成为学术界和工业界急需解决的关键问题.另一方面,以GPU/FPGA异构算力、NVM(non-volatile memory,非易失内存)存储、RDMA(remote direct memory access,远程直接内存存取)网络为代表的新型硬件技术的快速发展和应用,对现有软件架构体系产生了革命性的影响,为数据库系统的演进和性能提升提供了变革基础,吸引着越来越多研究者的关注.如何利用这些不断涌现的新型硬件技术来为工业界使用的真实数据库系统赋能已经成为目前的研究热点之一.首先介绍了中兴通讯GoldenX数据库系统架构,然后重点阐述其列式存储引擎利用新型硬件特性在计算层和存储层进行的软硬件协同设计和优化,主要包括:(1)将压缩/解压、加密/解密任务从CPU卸载到FPGA,利用FPGA的可编程特性,设计专用MISD(multiple instruction stream single data stream,多指令流单数据流)架构处理器,采用“软件接口级-计算核心级-功能模块级”三级流水线设计,提高数据流处理的效率;(2)为列式存储定制向量化执行引擎,利用CPU/GPU的SIMD(single instruction multiple data,单指令多数据流)新特性优化传统火山模型,降低了函数调用开销;(3)对SQL执行引擎进行优化,动态评估和利用GPU计算资源,采用JIT编译技术,将过滤/排序/聚集等具有矩阵运算特征的统计分析型SQL运算任务下推到GPU上,利用GPU的超高并行计算能力提高查询分析性能.实验表明,本文提出的软硬件优化方法有效提升了GoldenX系统性能,在TPC-H基准测试场景的22个查询中,优化后的GoldenX性能比优化前提升了2.5~10倍,比开启向量化的openGauss执行时长减少了17%~78%.     

基于MapReduce的并行AES加密算法

针对云计算环境的隐私保护问题,采用加密数据存储是一个可行的选择.为了提高数据加密解密的速度,结合云环境的并行计算特点和AES加密算法,设计了一种并行AES加密方案,给出了具体的并行算法,分析了算法的性能,并通过实验证明了方法的有效性.实验结果表明该并行算法在MapReduce模式下,在16核4节点构成的云计算集群上能够达到15.9的加速比,总加密时间减少了72.7%.     

基于二维元胞自动机的双向触发并行加密模型

根据二维触发元胞自动机的特性,提出了一种二维元胞自动机双触发并行加//解密模型。仿真实验表明:与一维耦合触发元胞自动机相比,二维元胞自动机双触发并行加密模型在适度减慢加/解密速度的情况下,大大提高了密钥空间,具有极高的时间换空间的效率,很好地提高了健壮性和实用性。