0.8μm CMOS LDD器件可靠性实验和分析

针对实验中发现的亚微米LDD结构的特殊的衬底电流现象和退化现象,进行了二维器件数值模拟,解释了LDD器件退化的原因,最后提出了LDD器件的优化工艺条件。     

O.8μm CMOS LDD器件可靠性实验和分析

针对实验中发现的亚微米ＬＤＤ结构的特殊的衬底电流现象和退化现象，进行了二维器件数值模拟，解释了ＬＤＤ器件退化的原因，最后提出了ＬＤＤ器件的优化工艺条件。     

0.8μm SOI CMOS抗辐射加固工艺辐射效应研究

采用抗辐射0.8μm SOI CMOS加固技术,研制了抗辐射SOI CMOS器件和电路。利用Co60γ射线源对器件和电路的总剂量辐射效应进行了研究。对比抗辐射加固工艺前后器件的Id-Vg曲线以及前栅、背栅阈值随辐射总剂量的变化关系,得到1 Mrad(Si)总剂量辐射下器件前栅阈值电压漂移小于0.15 V。最后对加固和非加固的电路静态电流、动态电流、功能随辐射总剂量的变化情况进行了研究,结果表明抗辐射加固工艺制造的电路抗总剂量辐射性能达到500 krad(Si)。     

Total Dose Radiation-Hard 0.8μm SOI CMOS Transistors and ASIC

介绍了采用全剂量SIMOX SOI材料制备的0．8μm SOI CMOS器件的抗总剂量辐射特性，该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad（Si）的总剂量的关系来表征．实验结果表明pMOS器件在关态下1Mrad（Si）辐射后最大阈值电压漂移小于320mV，nMOS器件在开态下1Mrad（Si）辐射后最大阈值电压漂移小于120mV，器件在总剂量1Mrad（Si）辐射后没有观察到明显漏电，在总剂量500krad（Si）辐射下专用集成电路的静态电流小于5pA．     

抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.     

抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.     

0.07μm的CMOS技术

据《NEC技报》1996年第5期报道，NEC最近开发了栅长为0．07μm的CMOS。在1．5V电源电压下，其迟延时间为19．7ps。这种0．07μmCMOS器件采用如下技术：①为了控制因栅长缩短而引起的阈值电压下降，采用了35um深度的源一漏连接技术；②为防止栅阻抗下降而开发了p－n型钨多边栅（tungstpolysidegate）电极技术；③为降低寄生电容而采用了离子注入技术；④采用0．07μm约电子束曝光技术。0.07μm的CMOS技术@孙再吉     

0.07μm的CMOS器件

据（SemiconductoWorld）报道，日本NEC公司开发了0．07pm尺寸的CMOS晶体管，用约400只晶体管制作环行振荡器，在电源电压1．5V，低附加电流下，可高速工作，延迟时间为19．7ps。目前，单只晶体管尺寸已有004pm的报道，但对IC来说，该公司0·07pm尺寸是最小的，为实现GHZI作和16GbDRAM奠定了基础。实际微细化时所存在的问题是：缩短栅长而产生的阈值电压误差，且栅阻抗就增大。为了克服这些问题，采用以下技术。首先，为了防止阈值误差和附加电流的增加，控制短沟道效应，采用了固态扩散法，在控制沟道效应方面，把源一记结作成没…     

部分耗尽0.8μm SOI CMOS工艺P+源漏电阻实验设计

文章对部分耗尽0.8μm SOI CMOS工艺源漏电阻产生影响的四个主要因素采用二水平全因子实验设计[1],分析结果表明在注入能量、剂量、束流和硅膜厚度因素中,硅膜厚度显著影响P+源漏电阻,当顶层硅膜厚度充分时,P+源漏电阻工艺窗口大。实验指出注入能量未处于合理的范围,导致源漏电阻工艺窗口不足,影响0.8μm SOI工艺成品率。通过实验优化后部分耗尽0.8μm SOI CMOS工艺P+源漏电阻达到小于200Ω/□,工艺能力显著提高到Ppk>2.01水平,充分满足部分耗尽0.8μm SOICMOS工艺P+源漏电阻需求。     

0.8μm宽带大功率半导体激光器

开发了用于固体激光器源的８１０ｎｍＡｌＧａＡｓ／ＧａＡｓ近红外半导体激光器，与通用半导体激光器相比，它扩大带宽及加长了振荡器，希望提高ＣＯＤ水平和降低热损耗，能进行１Ｗ大功率工作。还开发了７８０、８０５和８３０ｎｍ的１００ｍＷ大功率激光器。这些激光器为降低成本，可以用廉价的Х９标准组件，这些半导体激光器适用于各种分析仪器和测量仪的光源。     

A 0.18μm CMOS GAIN-SWITCHED LNA AND MIXER WITH LARGE DYNAMIC RANGE

A 2.4GHz 0.18μm CMOS gain-switched single-end Low Noise Amplifier(LNA) and a passive mixer with no external balun for near-zero-IF(Intermediate Frequency)/RF(Radio Frequency) applications are described.The LNA,fabricated in the 0.18μm 1P6M CMOS technology,adopts a gain-switched technique to increase the linearity and enlarge the dynamic range.The mixer is an IQ-based passive topology.Measurements of the CMOS chip are performed on the FR-4 PCB and the input is matched to 50Ω.Combining LNA and mixer,the front...     

CMOS0．2μm电路

ＣＭＯＳ０．２μｍ电路据日本《ＯＰｌｕｓＥ》杂志１９９３年第１６４期报道，日本电信电话（ＮＴＴ）公司已研制成为实现下一代ＬＳＩ的基本技术——超微细的ＣＭＯＳ电路。在加工技术上，采用可代替紫外线的Ｘ线，现用０．２ｐｍ的工艺水平，已使器件做到小型化，速度...     

日立公司开发0.5μm CMOS门阵列

日立制作所开发耗散功率1．2μW、工作频率100MHz、0．5μPrnCMOS门阵列IIG72G系列，并从1994年6月开始销售。该系列最大使用门数约50万门，工艺采用0．SHrn三层AI布线，申源电压为2．7V、3．3V时的门速度为0．Zns，与以前该公司产品相比速度提高1．5倍，耗散功率为1．ZZ。W，与该公司的产品相比减少1／2左右。封装采用QFP和PG八，也在研制BGA的封装，50万门的JI：IG72G6677／为］2万日元（购买1000个时的单价）。日立公司开发0.5μm CMOS门阵列@一凡…     

0.5μm CMOS腐蚀工艺研究

本文主要介绍了0.5 μm CMOS 工艺中一些腐蚀模块的工艺。     

0.6μm CMOS静态分频器电路设计

分频器目前已经广泛用于光纤通信系统和无线通信系统．本文提出了一个利用0．6μmCMOS工艺实现的1：2静态分频器设计方法。在设计高速分频电路时,由于源极耦合逻辑电路比传统的CMOS静态逻辑电路具有更高的速度,所以我们采用了源极耦合逻辑电路来实现D触发器的设计,并用SmartSpice进行了仿真。测试结果表明．当电源电压为5．0V．输入信号峰峰值为1.6V时。电路可以工作在580MHz、功耗为12mW。本文提出的电路适用于SDH STM-1／4的光纤通信系统。     

0.15μm低压CMOS工艺技术改进

0.15μm低压CMOS制程是一种前段采用0.13μm标准工艺,后段采用0.15μm标准工艺的特殊制程.该制程制造的电路具有运行速度快、电源功耗低、器件集成度高等特点,非常适合我国目前的设计水平和市场应用.但是这种特殊制程的工艺稳定性和兼容性相对较差,最突出的问题就是前段的漏电流较大;同时该制程对晶圆边缘区域与中央区域的线宽一致性提出了更高的要求.介绍了一种通过改进窄沟道氧化物隔离层的制造工艺方法,来降低漏电流,并通过调整晶圆的曝光方式来提高晶圆边缘区域的良率.     

0.13μm超高性能CMOS晶体管

据日本《电子材料》2 0 0 0年第 2期报道 ,三菱电机公司开发了超高性能的 0 .1 3μm CMOS晶体管。该产品栅长为 0 .1 3μm,在电源电压 1 .8V下达到了目前最高的电流驱动能力 ( n沟道晶体管为 81 0 μA/μm,p沟道晶体管为 42 0 μA/μm)。此外 ,实现了每 1单位电路 1 2 ps的迟延速度 (电路中包含晶体管自身的寄生电容 )。这一器件的开发成功将大大推进大容量数据高速处理系统 L SI的规模生产。0.13μm超高性能CMOS晶体管@孙再吉     

0.18μm CMOS可编程增益放大器

介绍了一种基于0.18μm CMOS工艺,应用于5 GHz无线局域网(WLAN)的可编程增益放大器(PGA)。该PGA采用分级可选放大器的系统结构,核心电路由交叉耦合的共源共栅放大器和电流反馈放大器组成。为消除工艺角偏差对增益精度的影响,设计中加入了增益微调的机制。后仿真结果表明:PGA电压增益可在0 dB到41 dB之间以1 dB步长变化,双端输出的电压摆幅为1 Vp-p,并具有大于10 MHz的-3 dB带宽和小于21.1 mW的静态功耗。     

0.8μm多晶栅等离子刻蚀研究

文章基于Mintab软件,运用Precision 5000等离子刻蚀技术研究0.8μm多晶栅刻蚀中功率、压力、HBr流量、Cl2流量对刻蚀效果的影响。获得了四个因素对刻蚀效果影响的主次关系,同时由Mintab软件分析获得了各因子效应的pareto图,各因素对多晶条倾斜角度影响的主效应图,各因子对刻蚀效果的正态分布图,并拟合获得了多晶栅刻蚀的最优化条件。运用最优化条件刻蚀多晶栅,其结果表明剖面倾斜角度及表面形貌均能达到MOS器件的工艺制造要求。     

0.8μm PD SOI MOS器件研究

本文重点介绍了0．8μm PD SOI MOS器件的结构、KINK效应、热载流子效应和自加热效应等,并对这些特性从物理机理上进行了简要的阐述。