0．5μm CMOS标准单元库建库流程技术研究

标准单元库是LSI/VLSI自动化设计的基础。基于0．5μm CMOS单多晶三铝工艺线,开发了全套0．5μm CMOS标准单元库。文章重点介绍了CMOS标准单元库的建库流程技术。此技术可以有效地应用于其他CMOS或SOI工艺标准单元库的开发。     

0.13μm抗辐射SOI CMOS标准单元库建库流程研究与实现

基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。     

高速电路设计与库模型应用的研究

通过对TSMC 0．18μm CMOS工艺库模型的分析，电路仿真结果比较以及实际限幅放大器电路流片测试结果的验证比较，提出在深亚微米工艺中，大信号高速电路的设计适宜选用混合信号管进行。     

华虹NEC携手Synopsys开发参考设计流程

电子设计自动化(EDA)软件工具厂商Synopsys与上海华虹NEC电子有限公司近日宣布,双方将携手开发应用于华虹NECO．18μm工艺的参考设计流程2．0版本。华虹NEC选择Synopsys作为其首选EDA供应商后,将充分利用Synopsys Professional Ser- vices开发基于Synopsys Galaxy设计平台和Discovery验证平台,以及华虹NEC I/O和标准单元库的完整     

华虹NEC与Synopsys公司携手开发参考设计流程2．0

全球领先的电子设计自动化（EDA）软件工具领导厂商Synopsys与中国最先进的集成电路制造商之一上海华虹NEC电子有限公司于2006年10月13日宣布。双方将携手开发应用于华虹NEC 0．18μm工艺的参考设计流程2.0。华虹NEC选择Synopsys作为其首选EDA供应商后，将充分利用Synopsys Professional Services开发基于Synopsys Galaxy^TM设计平台和Discovery^TM验证平台，以及华虹NEC I／O和标准单元库的完整RTL—to—GDSII参考设计流程。     

Sequans通信选用芯原ZSP540处理器

Synopsys与上海华虹NEC电子有限公司日前宣布，双方将携手开发应用于华虹NEC0．18微米工艺的参考设计流程2．0。华虹NEC选择Synopsys作为其首选EDA供应商后，将充分利用Synopsys Professional Services开发基于Synoopsys Galaxy设计平台和Discovery验证平台，以及华虹NECI／O和标准单元库的完整RTL-to-GDSⅡ参考设计流程。     

芯原发布针对中芯国际0．15μm（G／LV）工艺技术的标准单元库

业界领先的系统级芯片智能模块供应商芯原微电子，10月10日正式发布针对中芯国际集成电路制造有限公司(中芯国际)0．15μm一般性和低压CMOS工艺的标准设计平台。该标准平台包括标准单元库(standard cell library)，输入/输出单元库(I／O cell library)和单/双口静态存储器(single port and dualport SRAM)的存储器编译器，     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。     

AMBA 2.0总线IP核的设计与实现

文章采用Top—Down的方法设计了AMBA2．0总线IP核，它包括AHB和APB两个子IP核。所有AMBA结构模块均实现了RTL级建模，对其中较复杂的仲裁器和AHB／APB桥模块给出了详细的描述。该IP完成了FPGA的验证，最高频率为53．6MHz。在ASIC0．18μm标准单元库下对该IP进行综合与优化，最高频率可以达到150MHz。     

芯原和中芯国际共同宣布0．13μm半导体标准设计平台正式发布

芯原股份有限公司（芯原，VeriSilicon），主要基于中国半导体生产工艺的领先芯片设计代工厂和世界一流的集成电路代工厂中芯国际（“SMIC”；NYSE：SMI；HKSE：981），近日共同发布针对中芯国际0．13μm CMOS先进工艺的半导体标准设计平台。这套平台包括存储器编译器有单口和双口静态随机存储器（Single Port／Dual Port SRAM Compiler），扩散可编程只读存储器（Diffusion ROM Compiler），双口寄存器组，标准单元库（Standard Cell Library）和输入／输出单元库（I／O Cell Library）。     

Tower Semi首推0．18和0．13微米设计库

Tower Semiconductor公司近日推出其0．18微米和0．13微米设计库的内部版本。该公司用于复杂片上系统(SoC)设计的标准单元、I/O和内存编译器基于Synopsys的库技术，可供Tower的客户免费使用。     

20×18位符号定点乘法器的FPGA实现

在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4—2压缩的方案,并采用先进的集成电路工艺,使用SMIC0．18μm标准单元库,提高了乘法器的速度,节省了器件。利用Xilinx FPGA（xc2vp70-6ff1517）对乘法器进行了综合仿真,完成一次乘法运算的时间为15．922ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗。     

超深亚微米与纳米级标准单元的可制造性设计与验证技术

当半导体工业进入到超深亚微米时代后,标准单元的设计面临着新的挑战.由于亚波长光刻的使用,图形转移质量将严重下降.在这种情况下,以集成电路的可制造性作为目标的"可制造性设计"方法在标准单元设计中变得至关重要.本文分析了超深亚微米与纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题,提出了相应的新设计规则和解决方案,完成了实际90nm工艺下标准单元的可制造性设计工作.同时,文中提出了包括光刻模拟、测试电路组等技术在内的单元可制造性设计和验证的流程.     

16×16位带符号/无符号基于RTL级实现的可综合的高速乘法器

提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器，利用HDL进行RTL级的高速运算的乘法器的设计。它可以方便地应用于不同的工艺库。逻辑设计与工艺设计是互不相关的。设计的代码经过仿真和综合后表明，采用TSMC0．18μm的工艺库在温度为25℃、电源电压为1．8V的情况下，最小延迟(critical path)为3．5ns，在时钟频率为200MHz时，芯片面积为26277．0957μm^2，平均功耗为7．123mW。     

32位RISC处理器中可配置乘法器的设计

“ENOD”是某公司2006年设计的一款32位嵌入式RISC微处理器。其中的硬件乘法器位于设计的关键时序路径上，为优化乘法器的时序和提高其灵活性，采用Radix4-Booth算法，设计了单周期、流水线和多周期3种乘法器结构，在Modelsim中进行了功能仿真和时序仿真。采用中芯国际0．18μm的标准单元库将它们分别在DC中综合后，从功能、面积、速度等方面对这3种乘法器结构做了定量分析，指出了它们各自的优缺点及应用场合。在“ENOD”的应用中，根据具体的应用通过设置参数选择最合适的乘法器结构，灵活性好，性能/面积比高。     

KrF准分子激光移相光刻在HEMT栅加工中的应用

将KrF准分子激光无铬接触式移相光刻应用于深亚微米HEMT栅图形加工，自行设计、组装了一套实验系统，很好地解决了这一器件制作的关键工艺问题。分别采用石英版移相和衬底移相方式，可重复可靠地得到剖面陡直的（0．30—0．35）μm和（0．2—0．25）μm胶阴线条，这一工艺技术完全与现有器件工艺技术兼容，为HEMT深亚微米栅加工提供了一个新的可供选择的方法，文中还从计算机模拟角度对上述两种移相光刻方式作了分析。     

基于0.9μm标准单元的高层次正向设计实例

本文讨论了我们自行开发的以VHDL作为硬件描述语言的基于0．gμmCMOS标准单元正向设计流程，并介绍了利用该流程设计的汉化传真机用LCD显示芯片的设计。     

芯原股份和中芯国际发布0.13μm半导体标准设计平台

芯原股份与中芯国际共同发布针对中芯国际0.13μm CMOS先进工艺的半导体标准设计平台。这套平台包括存储器编译器,有单口和双口静态随机存储器,扩散可编程只读存储器,双口寄存器组,标准单元库和输入/输出单元库。该平台是针对高密度、高速及低功耗、低漏电要求为中芯国际的0.13     

椭圆曲线密码处理器的高效VLSI设计与实现

采用复合武硬件设计方法，通过数学公式推导和电路结构设计，完成了一款GF（2m）域椭圆曲线密码处理器的高效VLSI实现。以低成本为目标，对算术逻辑模块的乘法、约减、平方、求逆，以及控制电路模块都进行了优化设计。按照椭圆曲线密码的不同运算层次，设计了不同层次的控制电路。该处理器综合在中芯国际SMIC0．18μm标准工艺库上．比相关研究的芯片面积节省48％，同时保证了很快的速度。     

热载流子退化对MOS器件的影响

介绍了评价热载流子注入效应的加速寿命试验，针对具体的工艺线，提取了MOS管加速寿命试验的模型参数，以阈值电压变化10mV为失效判据，分别对0．8μm和0.6μm工艺线的热载流子注入效应进行了评价。整个测试过程由程序控制，设备精度高，使用简便，适用于亚微米和深亚微米工艺线的可靠性评价。