您知道Cache吗?

一、引 言 随着计算机应用领域的不断扩大,应用程序对计算机处理速度的要求也越来越高,CPU主频已由原来的几十兆赫发展到二百多兆赫。但是,由于目前主存RAM相对低速,致使CPU并未达到其应有的运行速度,从而降低了整机的性能,而高速缓冲存储(Cache)技术的面世较大地提高了整机的速度和性能。 二、Cache存储器功能简介 Cache介于CPU与主存之间,采用与CPU相同类型的半导体集成电路,其传输速度明显快于RAM,并且能被CPU直接访问。Cache不仅与CPU     

填补存储器间距的一种方法——前瞻性Cache

近年来CPU速度的提高远远超过了主存,CPU与主存之间的速度差距（称存储器间距－MeoryGap）越来越大,先进的高性能Cache结构的研究对于提高系统性能显得更加重要;在传统的Cache中,仅仅依靠程序扫行时访存指令流地下的局域性保证较高的Cache命令中率,使得Cache命中率的提高受到限制,本文提出了一种新型的“前瞻性Cache”,对即将执行的指公进行提前分析,并尽可能地在Load类指令尚未实际执行这前将所需的数据预先装和Cache,这样可以提高Cache的命中率,本文阐述了前瞻性Cache结构的方案,提出了定量的评价参数,并开发了软件工具对该结构进行模拟分析,模拟检验证明,这种方法能在不扩大处理机芯片上Cache容量的基础上,进一步提高动态执行中Cache的性能,对于填补存储器间距和提高系统性能可以起到较大作用。     

点击IT术语

本期继续介绍有关CPU的几个术语。缓存（Cache）：由于CPU的速度越来越快，与速度较低的动态存储器DRAM配合工作时往往需要插入等待状态，这样就难以发挥出CPU的优越性能。为了解决这一问题，在此传输过程中放置一高速的静态存储器（SRAM），存储CPU经常使用的数据和指令，这样可以大大提高数据传输速度，这就是缓存，又分一级缓存和二级缓存。一级缓存（L1 Cache）：又称内部缓存或片内缓存，集成在CPU内部，用于CPU在处理数据过程中数据的暂时保存。L1 Cache的速度一般与CPU内核速度相同，是所有Cache中最快的。L1 Cache的…     

嵌入式设备中片上存储器的有效使用方法

引言 随着CPU速度的迅速提高,CPU与片外存储器的速度差异越来越大,匹配CPU与外部存储器的方法通常是采用Cache或者片上存储器.微处理器中的片上存储器结构通常包含指令Cache、数据Cache或者片上存储器.     

如何选配高速缓存?

由于高速的CPU与相对低速的主存之间速度不匹配,使CPU访问主存时需插入1～n个等待时钟周期,为解决这一矛盾,现在流行的主板采用多级存储体系,留有Cache插座,以供选配。究竟哪种情况下应加或不加Cache呢?     

Cache模拟系统的设计和实现

Cache即高速缓冲存储器,位于CPU与主存之间,是现代计算机不可缺少的组成部分,其性能的高低可直接影响计算机整体的工作效率.本文用软件模拟硬件的方法,依据Cache的基本工作原理,分析了Cache在不同工作策略下的命中率问题.     

针对KASLR的Linux计时攻击方法

针对开启内核地址空间布局随机化（KASLR）防护的Linux系统,提出一种基于CPU预取指令的Cache计时攻击方法。Intel CPU的预取指令在预取未映射到物理地址的数据时会发生Cache失效,导致消耗的CPU时钟周期比已映射到物理地址的数据要长。根据这一特点,通过rdtscp指令获取CPU时钟周期消耗,利用计时攻击绕过KASLR技术防护,从而准确获取内核地址映射的Offset。实验结果表明,该攻击方法能够绕过Linux操作系统的KASLR防护,获得准确的内核地址映射位置,并且避免引起大量Cache失效。     

小缓存里的大学问

一、CPU高速缓存的好处高速缓冲存储器Cache是位于CPU与内存之间的临时存储器,它的容量比内存小但交换速度快。在Cache中的数据是内存中的一小部分,但这一小部分是短时间内CPU即将访问的,当CPU调用大多数数据时,就可避开内存直接从Cache中调用,从而加快读取速度。由此可见,在CPU中加入Cache是一种高效的解决方案,这样整个内存储器(Cache+内存)就变成了既有Cache的高速度,又有内存的大容量的存储系统了。Cache对CPU的性能影响很大,主要是因为CPU的数据交换顺序和CPU与Cache间的带宽引起的。二、高速缓存的工作原理1.读取顺序CP…     

利用虚存管理的思想实现基于SPM的动态能耗优化机制

当代高性能SoC通常引入对程序员透明的片上Cache作为对主存数据的缓冲。然而传统数据Cache受制于其容量与组关联度,因此常出现冲突的问题。本研究通过新引入的、与数据Cache共存的另一款片上存储器SPM来消除这部分冲突。我们提出了一种由MMU管理的、Cache与SPM共存的片上存储器架构。利用虚存管理的思想,将虚拟上连续、物理上离散的程序地址空间段通过的异构片上存储器进行缓冲,从而将容易引起数据Cache冲突的页,在程序执行的过程中重定位到SPM,最终得到了能耗和性能上的收益。     

密码嵌入式处理器中高速缓存的研究与设计

为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。     

多处理器共享缓存设计与实现

高速缓存作为中央处理器(CPU)与主存之间的小规模快速存储器,解决了两者数据处理速度的平衡和匹配问题,有助于提高系统整体性能.多处理器(SMP)支持共享和私有数据的缓存,Cache一致性协议用于维护由于多个处理器共享数据引发的多处理器数据一致性问题.论述了一个适用于64位多核处理器的共享缓存设计,包括如何实现多处理器缓存一致性及其全定制后端实现.     

用家信箱

蔡小姐:本人为一电脑初学者,很多东西不甚明白,最近在买机之时,见到主机的规格列表有128KB的Cache,什么是Cache,Cache是怎样用的? 编辑部:你所指的是快闪内存(Cachememory),它是介于主存(DRAM)和CPU之间的高速内存,由于它用     

微机中的高速缓冲存储器Cache

目前计算机系统中的内存主要为集成度高、价格低的动态随机存储器,但由于其存储单元依赖于电容的充电电荷来存储信息,为了保持储存数据的正确必须反复对储存单元进行充电,所以存取速度难以提高,在半导体存储器中,双极型静态RAM的存取速度可与CPU速度处于同一数量级,但这种RAM价格较贵,功耗大,集成度低,要达到与动态RAM相同的容量时,其体积就比较大,也就不可能将存储器都采用静态RAM。因此使用分级处理的方法来解决速度和容量的冲突,即在主存和CPU之间使用一个速度极快但容量相对小的缓存(Cache)。     

Cache On-Die打破CPU速度瓶颈

Cache On-Die曾作为Celeron300A区别于Celeron300和旧PⅡ系列CPU的闪亮卖点而引人注目,在第二代Celeron处理器中,Intel首次采用了这项技术——L2 Cache直接集成在CPU芯片中,这可以使L2 Cache以与CPU内核频率相同的速度运行,而不像PⅡ和早期的PⅢ那样     

嵌入式CPU指令Cache的设计与实现

针对嵌入式CPU指令处理速度与存储器指令存取速度不匹配问题,本文基于FPGA设计并实现了可以有效解决这一问题的指令Cache.根据嵌入式五级流水线CPU特性,所设计指令Cache的地址映射方式采用需要资源较少的直接映射(Direct Mapping),替换算法采用速度较快的先进先出(FIFO);使用VHDL实现指令Cache;对所设计指令Cache进行功能仿真和时序仿真并给出功能仿真结果.仿真结果表明了所设计指令Cache的有效性.     

8088的寻址机制

一、内存与存储单元 在计算机的各个组成部件中,存储器是必不可少的一部分,通常把存放在主机板上的存储器称为内存或主存。CPU所要执行的程序和处理的数据总是先被读入到     

Cache在嵌入式处理器中的使用问题

随着嵌入式计算机应用的发展,嵌入式CPU的主频不断提高,这就造成了慢速系统存储器不能匹配高速CPU处理能力的情况。为了解决这个问题,许多高性能的嵌入式处理器内部集成了高速缓存Cache。其中,三星公司的S3C44BOX内部就集成了8KB空间统一的指令和数据Cache。     

融合遗传和蚁群算法并行求解最短公共超串

依据各级缓存容量,将CPU主存中种群个体和蚂蚁个体数据划分存储到一级、二级和三级缓存中,以减少并行计算过程中数据在各级存储之间的传输开销,在CPU与GPU之间采取异步传送和不完全传送数据、GPU多个内核函数异步执行多个流的方法,设置GPU block线程数量为16的倍数、GPU共享存储器划分大小为32倍的bank,使用GPU常量存储器存储交叉概率、变异概率等需频繁访问的只读参数,将输入串矩阵和重叠部分长度矩阵只读大数据结构绑定到GPU纹理存储器,设计实现了一种多核CPU和GPU协同求解最短公共超串问题的计算、存储和通信高效的并行算法。求解多种规模的最短公共超串问题的实验结果表明,多核CPU与GPU协同并行算法比串行算法快70倍以上。     

支持多机环境的片上Cache的设计与实现

Cache是高性能微处理器解决CPU和存储器速度差异问题的有效措施之一。在共享存储器的多机环境下，共享数据在多个处理器的片上Cache中分布，Cache间维持数据一致性成为关键。该文讨论了32位嵌入式微处理器“龙腾R2”的Cache的设计和实现和支持多机环境的Cache一致性实现方法，并给出了实现的结果。     

浅析Cache On—Die与Cache Off—Die技术优劣

Cache On-Die曾作为Celeron300A区别于Celeron300和旧的PⅡ系列的闪亮卖点而颇为引人注目。在第二代Celeron处理器中,Intel首次采用了这项技术——L2 Cache直接集成在CPU芯片中,这可以使L2 Cache以与CPU内核频率相同的速度运行,而不像PⅡ和早期的PⅢ那样Cache必须以处理器一半的速度运行;同时这种设计方式带来的其他好处也显而易见,它拥有良好的散热性,从而使得Celeron立即成为Intel处理器家族中超频能力最强的CPU。众所周知,目前CPU的超频性能的瓶颈主要在L2 Cache。由于Celeron 300A以前的CPU都采用Off-Die技术的L2 Cache,所以大家似乎都这么认为:On-Die Cache要比Off-Die Cache要快、要好、要先进,是一种全新的缓存。事实是否真是这样简单理解?笔者想通过本文就On-Die与Off-Die技术的方方面面比较,做一个详细的解释,使读者搞清楚这其中的机理,澄清一些认识上的误区。