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基于时钟振荡采样原理,提出一种真随机数发生器结构。利用噪声源数学模型保证噪声源的可靠,利用并行输出及控制的方式确保随机数的输出速率,参考FIPS 140-2设计在线随机测试模块以避免遭受硬件篡改问题。通过测试表明,序列的产生速率可达33.5Mb/s,且具有较高的质量,可应用于密码芯片等相关领域产品中。 相似文献
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设计实现了一种64位输出的真随机数发生器。在传统Fibonacci环形振荡器和Galois环形振荡器的基础上,通过控制电路使环形振荡器的输出在亚稳态与稳态之间不断切换,为生成的随机序列引入真随机性。通过加入后处理模块,提高随机序列的质量和增加每比特的熵,并利用DES算法实现随机序列的重新组合。利用FPGA进行实验验证后,最终集成在一个加密USB盘控制器芯片内,产生的随机序列通过了NIST SP800-22标准检测。采用110 nm CMOS工艺,该芯片实现了批量生产。 相似文献
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基于振荡器的高性能真随机数发生器 总被引:2,自引:0,他引:2
设计了一种应用于信息安全SoC平台的基于振荡器的高性能真随机数发生器,其利用放大的电阻热噪声来增大慢振荡器的抖动,使得前后两次采样相互独立,提高了序列的随机性能。采用T触发器采样消除快振荡器占空比偏差的影响。真随机数发生器采用TSMC 0.25μm CMOS工艺,输出速率达4Mbps,通过NIST FIPS140-1和SP800-22中的各项测试。芯片面积为0.09mm2,工作电压为2.5V,功耗为4.15mW。 相似文献
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一种基于FPGA实现的真随机数发生器 总被引:1,自引:0,他引:1
本文分析和实现了一种基于FPGA的真随机数发生器,采用对延迟链各级输出同时采样的方法来增加输出序列的随机性。电路为纯数字形式,50MHz采样时钟采得的输出数据可以无需后处理,直接通过随机性测试,且未发现随机性与采样频率存在显著联系。 相似文献
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通过对频率抖动机理的研究,提出一种基于压控振荡器(Voltage-Controlled Oscillator,VCO)的真随机数发生器(True Random Number Generator,TRNG)设计方案.该方案将电阻热噪声放大后作为VCO的控制信号使其振荡频率在中心频率附近随机抖动.VCO所产生的慢振荡信号对周期固定的快振荡信号采样生成原始随机序列,然后利用后处理电路提高序列均匀性并消除自相关性.通过热噪声发生器调节VCO的中心频率可实现序列比特率和随机性之间的权衡.所提电路采用SMIC 55nm CMOS工艺设计,芯片面积0.0124mm2,比特率10Mbps,平均功率0.81mW.输出的随机序列通过NIST SP 800-22测试. 相似文献
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提出了一种基于环形振荡器采样结构的高速低功耗真随机数发生器(TRNG).其随机性源自环形振荡器的抖动,4个长度互为质数的振荡器链构成了熵源.对振荡器的输出进行异或运算,提高了随机特性,并从数学上予以证明.输出序列经冯诺依曼矫正器进行纠偏,可完全消除比特位间的偏置性.设计了一种精巧的扩散函数,对输出序列做映射处理,进一步提高了其随机特性和分布特性.测试结果表明,TRNG输出比特流通过了Diehard和NIST SP 800-22的系列测试,比特率达20Mb/s.采用0.18μm CMOS工艺设计实现,面积为0.0135mm2,3.3V供电时功耗仅为0.75mW,适合在高速片上加密系统中应用. 相似文献
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设计并实现了一种基于FPGA的真随机数发生器,利用一对振荡环路之间的相位漂移和抖动以及亚稳态作为随机源,使用线性反馈移位寄存器的输出与原始序列运算作为后续处理。在Xilinx Virtex-5平台的测试实验中,探讨了振荡器数量以及采样频率等参数对随机序列的统计特性的影响。测试结果表明本设计产生的随机序列能够通过DIEHARD测试,性能满足要求。由于仅使用了普通逻辑单元,使得本设计能够迅速移植到ASIC设计,大大缩短了开发周期。 相似文献
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提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构.采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度.用标准Verilog HDL实现整个DDFS;采用SMIC 0.18μm CMOS工艺库进行设计和实现.经仿真测试,该方法输出的频谱杂散大于60 dBc,仅需344位的ROM,工作频率可达100 MHz.整个DDFS的芯片面积为300μm×350μm.可满足大多数无线通信系统的要求. 相似文献
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针对真随机数广泛应用的现状,基于振荡器采样和反馈电路竞争冒险机制,分析和设计了一款真随机数发生器。采用VHDL语言为描述工具,以纯数字IP核的形式提供了该发生器,并给出了一种与微控制器OC8051 IP核的挂接方法。选用Ahera Cyclone—Ⅱ FPGA开发板对随机数发生器进行验证,结果表明其逻辑和时序工作稳定,且随机数产生速率可达7.85M/s,完全通过7种随机性检测,可应用于实际的工程开发中。 相似文献
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We present a metastability-based true random number generator that achieves high entropy and passes NIST randomness tests. The generator grades the probability of randomness regardless of the output bit value by measuring the metastable resolution time. The system determines the original random noise level at the time of metastability and tunes itself to achieve a high probability of randomness. Dynamic control enables the system to respond to deterministic noise and a qualifier module grades the individual metastable events to produce a high-entropy random bit-stream. The grading module allows the user to trade off output bit-rate with the quality of the bit-stream. A fully integrated true random number generator was fabricated in a 0.13 mum bulk CMOS technology with an area of 0.145 mm2. 相似文献
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基于数字ASIC设计流程的DDS设计与实现 总被引:1,自引:0,他引:1
作为第三代频率合成技术,直接数字频率合成器具有显著的优点并得到广泛的应用。在此结合数字ASIC设计流程,利用流水线技术和函数对称性性质,设计并实现一个优化的DDS电路。从系统结构划分到自动布局布线,逐步介绍各个设计阶段的目的、使用软件及设计要点。经过分析,最终得到的DDS电路能够运行在150MHz系统时钟下,并且具有较小的面积,满足设计要求。 相似文献