一个基于BSIM3的LDMOS大信号模型

提出了一个基于BSIM3的LDMOS大信号模型.LDMOS晶体管分为本征MOS晶体管和漂移区电阻两部分,本征MOS晶体管采用BSIM3模型,漂移区电阻采用一个随栅漏电压变化的电阻模型.根据ISE仿真结果,可以得到漂移区电阻模型.模型考虑自加热效应后,经过参数提取,模拟数据可以很好地与实际器件的测试数据相吻合,说明模型可用于LDMOS功率器件的电路仿真.     

基于RESURF理论的SOI LDMOS 耐压模型研究

对SOI LDMOS器件的击穿电压进行了研究,建立了适用于该器件的RESURF耐压模型,获得了表面电势和电场分布解析表达式,给出了SOI LDMOS器件漂移区的最优浓度,在此基础上将该模型嵌入半导体工艺模拟以及器件模拟软件(Sentaurus TCAD)中,并对SOI LDMOS器件的表面电场分布、击穿特性和I-V特性...     

RF LDMOS功率器件研制

基于ISE TCAD模拟软件对RF LDMOS器件的工艺流程和器件结构进行了优化设计,采用带栅极金属总线的版图结构降低栅电阻,同时简化了LDMOS器件的封装设计.通过实际流片和测试分析,重点讨论了漂移区注入剂量和漂移区长度对LDMOS器件的转移特性、击穿特性、截止频率及最大振荡频率的影响.测试结果表明该器件的阈值电压为1.8 V,击穿电压可达70 V,截止频率和最大振荡频率分别为9 GHz和12.6 GHz,并可提供0.7 W/mm的输出功率密度.     

具有n埋层pSOI三明治结构的射频功率LDMOS的输出特性

提出了具有n埋层pSOI三明治结构的射频功率LDMOS器件.漏至衬底寄生电容是影响射频功率LDMOS器件输出特性的重要因素之一,寄生电容越小,输出特性越好.分析表明n埋层pSOI三明治结构的射频功率LDMOS漏至衬底的结电容比常规射频功率LDMOS和n埋层pSOI射频功率LDMOS分别降低46.6%和11.5%.该结构器件IdB压缩点处的输出功率比常规LDMOS和n埋层pSOI LDMOS分别提高188%和10.6%,附加功率效率从n埋层pSOI LDMOS的37.3%增加到38.3%.同时该结构器件的耐压比常规LDMOS提高了约11%.     

具有n埋层pSOI三明治结构的射频功率LDMOS的输出特性

提出了具有n埋层pSOI三明治结构的射频功率LDMOS器件. 漏至衬底寄生电容是影响射频功率LDMOS器件输出特性的重要因素之一,寄生电容越小,输出特性越好. 分析表明n埋层pSOI三明治结构的射频功率LDMOS漏至衬底的结电容比常规射频功率LDMOS和n埋层pSOI射频功率LDMOS分别降低46.6%和11.5%. 该结构器件1dB压缩点处的输出功率比常规LDMOS和n埋层pSOI LDMOS分别提高188%和10.6%,附加功率效率从n埋层pSOI LDMOS的37.3%增加到38.3%. 同时该结构器件的耐压比常规LDMOS提高了约11%.     

SOI硅膜厚度对RESURF LDMOS参数的影响

对SOI LDMOS进行了建模,得到了器件各主要参数的最优值与SOI硅膜厚度的关系式.以此为基础用专业软件Medici和Tsuprem-4对器件进行了模拟,得到了最优漂移区浓度、最优击穿电压等参数随SOI硅膜厚度的变化曲线,这些结果对实际器件的设计以及工艺生产具有参考意义.     

高压LDMOS晶体管宏模型及栅电荷建模方法

针对标准MOSFET的BSIM4模型在高压LDMOS建模及已有LDMOS紧凑模型的不足,提出一种LDMOS宏模型。在本研究中,借助Spectre软件分别对宏模型与BSIM4器件模型进行仿真,并对2种LDMOS器件模型下的CV结果进行对比,验证了宏模型对LDMOS器件模拟的准确性。最后,提出利用栅电荷曲线来进一步修正模型参数的新方法,并通过仿真获得更精确的LDMOS器件模型。该宏模型及栅电荷建模方法对于高压功率集成电路设计及仿真有重要意义。     

一个带自热效应的新型LDMOS解析模型

介绍了一个带自热效应的新型LDMOS解析式模型.通过研究以阈值电压为基础的BSIM3v3模型,增加了对漂移区影响的考虑,同时,加入自热效应影响,且不用引入单独的自热网络,有效地提高了计算效率.模型中引入有物理背景的新参数来描述LDMOS特有的准饱和效应和自热效应.在计算实验中,模拟数据很好地吻合实际器件的测量数据,证明该模型适用于LDMOS功率器件在电路中的仿真.     

n埋层PSOI结构射频功率LDMOS的输出特性

提出了具有n埋层PSOI(部分SOI)结构的射频功率LDMOS器件.射频功率LDMOS的寄生电容直接影响器件的输出特性.具有n埋层结构的PSOI射频LDMOS,其Ⅰ层下的耗尽层宽度增大,输出电容减小,漏至衬底的结电容比常规LDMOS和PSOI LDMOS分别降低39.1%和26.5%.1dB压缩点处的输出功率以及功率增益比PSOI LDMOS分别提高62%和11.6%,附加功率效率从34.1%增加到37.3%.该结构器件的耐压比体硅LDMOS提高了14%.     

n埋层PSOI结构射频功率LDMOS的输出特性

提出了具有n埋层PSOI(部分SOI)结构的射频功率LDMOS器件.射频功率LDMOS的寄生电容直接影响器件的输出特性.具有n埋层结构的PSOI射频LDMOS,其Ⅰ层下的耗尽层宽度增大,输出电容减小,漏至衬底的结电容比常规LDMOS和PSOI LDMOS分别降低39.1%和26.5%.1dB压缩点处的输出功率以及功率增益比PSOI LDMOS分别提高62%和11.6%,附加功率效率从34.1%增加到37.3%.该结构器件的耐压比体硅LDMOS提高了14%.     

Double-RESURF结构高压LDMOS模型

建立了Double-RESURF结构高压LDMOS器件的MOS VCR(Voltage Control Re-sistance)电路模型。通过分析Double-RESURF LDMOS器件的结构与输入输出特性,得到漂移区电阻的解析式;借助泰勒展式,得到VCR的高阶压控模型,从而建立LDMOS器件的SPICE模型。该模型的解析解和数值解符合良好,而且体现出高压LDMOS的准饱和特性。模型的建立可以很好地指导LDMOS器件的工程应用。     

LDMOS模型设计及参数提取

近年来,LDMOS由于其漏极、栅极和源极都在芯片表面,易于和低压器件集成,因而被广泛应用到功率集成电路和射频领域,一直以来,高压LDMOS的建模是一个十分复杂的问题。文章通过分析高压LDMOS的结构和物理特性,得到高压LDMOS的准饱和特性、自热效应和漂移区的压控电阻特性,这些特性类似JFET的特性,从而建立了高压LDMOS器件的MOS+JFET新的电路模型。通过设计一套1.0μm 40V LDMOS的模型版,在CMOS工艺线上流片提取参数,实验结果表明该模型的解析值和实测值符合良好,而且还体现了LDMOS器件的固有特性。因而该种新模型的建立可以很好地指导LDMOS器件的工程应用。     

基于LDMOS 器件的幅度可调功放设计

LDMOS 具有高增益、高线性度、高可靠性、低成本等特点。本文利用LDMOS 功率管设计出一款S 波段工作在饱 和状态的新型幅度可调功放。通过改变LDMOS 功率管的漏压与栅源电压使输出功率有15dB 动态范围,可调精度±0.2dB。 较之线性功放,该功放有较高效率,它可以应用在多波束功率发射机或其他需要幅度加权的雷达发射机中,具有较高的 研究价值和应用前景。     

体硅高压LDMOS器件电学特性温度效应的研究

从等温和非等温两个角度,在250 K~573 K(-23℃~300℃)范围内,对体硅高压LDMOS的主要电学参数随温度的变化进行了研究。系统地研究了体硅高压LDMOS阈值电压、导通电阻和饱和电流等主要电学参数的温度效应及其机理。     

LDMOS漂移区结构优化的模拟

RESURF LDM O S很难兼顾击穿电压和导通电阻对结构的要求。文中采用了D oub le RESURF(双重降低表面电场)新结构,使漂移区更易耗尽。从理论和模拟上验证了D oub le RESURF在漂移区浓度不变时对击穿电压的提高作用以及在保持击穿电压不变的情况下减小导通电阻的效果。同时,在LDM O S结构中加入D oub leRESURF结构也降低了工艺上对精度的要求。为新结构和新工艺的开发研制作前期设计和评估。     

一种环形栅LDMOS器件的宏模型

提出了一种适用于环形栅LDMOS器件的子电路宏模型。基于对环形栅LDMOS器件结构的分析,将环形栅LDMOS器件分为两个部分,一个是中间的条形栅MOS部分,使用常规的高压MOS模型；另一个是端头部分,为一个圆环形栅极MOS器件,采用了一个单独的模型。基于40 V BCD工艺的N沟道LDMOS器件进行模型提取与验证。结果表明,建立的宏模型具有较强的几何尺寸缩放功能,对于不同尺寸的器件都具有较高的拟合精度,并且模型能够兼容当前主要的商用电路仿真器Hspice和Spectre。     

Aging sensors for on-chip metallization of integrated LDMOS transistors under cyclic thermo-mechanical stress

LDMOS transistors in integrated power technologies are often subject to thermo-mechanical stress, which degrades the on-chip metallization and eventually leads to a short. This paper investigates small sense lines embedded in the LDMOS metallization. It will be shown that their resistance depends strongly on the stress cycle number. Thus, they can be used as aging sensors and predict impending failures. Different test structures have been investigated to identify promising layout configurations. Such sensors are key components for resilient systems that adaptively reduce stress to allow aggressive LDMOS scaling without increasing the risk of failure.     

抑制浮体效应的薄膜SOI LDMOS

A novel CMOS-compatible thin film SOI LDMOS with a novel body contact structure is proposed. It has a Si window and a P-body extended to the substrate through the Si window, thus, the P-body touches the PC region to form the body contact. Compared with the conventional floating body SOI LDMOS(FB SOI LDMOS) structure, the new structure increases the off-state BV by 54%, decreases the specific on resistance by 20%, improves the output characteristics significantly, and suppresses the self-heating effect. Furthermore, the advantages of the low leakage current and low output capacitance of SOI devices do not degrade.     

用阱作高阻漂移区的LDMOS导通电阻的解析模型

分析了一个用阱作为耐高压漂移区的LDMOS的导通电阻，提出了带有场极板的高阻漂移区导通电阻的计算公式，改进了双扩散沟道导通电阻的计算公式. 针对一个LDMOS的例子做了计算，并将其与相同参数情况下用MEDICI软件模拟的结果作了对比. 结果表明两者相差仅5%，这说明所得公式可用于该类型LDMOS的分析和设计.