CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

一种数模转换器的动态闩锁试验方法

CMOS器件结构会引起闩锁效应,国内外目前有相关标准来检测集成电路的抗闩锁能力,但大部分集成电路的闩锁试验都是在电路静态工作下进行试验。该论文根据相关试验标准,结合典型集成电路动态工作情况,研究集成电路的动态闩锁能力。     

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环.通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片.这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证.     

频率计数器设计将零件减至最少

几块普通使用的补偿-MOS(comple-mentary-MOS)集成电路能用于制造一只在5兆赫时精度为100赫的简易式数字频率计。对 N-数字显示在线路中只采用(N 1)集成电路组件。它省去了显示闩锁(display la-tches)、产生计数-复位脉冲的附加逻辑、及     

微小卫星单粒子闩锁防护技术研究

对于在轨微小卫星而言,单粒子闩锁(Single Event Latchup,SEL)是最具破坏性的单粒子效应之一,其后果轻则损坏器件,重则使在轨卫星失效。首先介绍了SEL发生机理,分析并总结现有抗SEL的关键技术。其次提出了空间单粒子闩锁防护措施并设计了一种可恢复式抗SEL电源接口电路,实现对卫星星上设备的防闩锁及过流保护。最后利用脉冲激光模拟单粒子效应技术对具有飞行经验的芯片进行实验测试。实验结果表明,该电路能够准确地检测SEL的发生,有效解除SEL效应,保证系统运行稳定可靠。     

克服CMOS电路测试中的闩锁现象

文章叙述了CMOS电路寄生可控硅现象的成因及其触发机理。针对实际测试情况,分析了测试过程中导致被测器件闩锁的原因。最后提出了相应的措施,从外部防止和克服CMOS电路闩锁的形成。     

基于MEDICI的CMOS反相器SEL特性分析

文章利用计算机模拟的方法分析了不同衬底CMOS反相器的单粒子闩锁（SEL）特性,分别对不同衬底CMOS反相器在电极分布和输出不同的情况下进行了研究,首先在不同电极分布时．通过电闩锁对器件进行模拟．得出不同电极分布时器件的维持电压,然后进行SEL模拟．根据模拟结果,我们发现在维持电压最小的电极分布情况下,粒子入射到阱-衬底结时,输出低电平时,器件产生闩锁后N衬底器件比P衬底器件闩锁电流大．输出高电平时．器件产生闩锁后P村底器件比N衬底器件的闩锁电流大。通过对不同衬底器件SEL阈值的测试,我们得到N村底器件比P衬底器件对SEL敏感．器件输出高电平时比输出低电平对SEL略敏感。     

CMOS ESD保护电路的双向闩锁失效

现已发现两条输入保护电路之间出现新的闩锁失效模式。这种双向闩锁不同于传统闩锁模式,它可在辐射或电脉冲瞬变期间、在电源插销与地线插销之间产生低电阻。在双向闩锁情况下,如果电源经受峰值电压,两个输入锁之间就会形成两条低电阻通路,还会出现接通状态。在CMOS VLSI电路中,两端交流开关闩锁通路并不总是存在于每条输入保护电路中,它只有在p和n沟道MOS FET构成栅控二极管的输入ESD保护电路中才会出现。在这种电路结构中,这两个输入插销之间有一个典型双向p—n—p—n二极管。它具有对称正反方向SCR特性。在温湿偏压试验(THB)期间,通常在两条输入保护电路之间观测到突发性电过应力(EOS)失效。这种失效与正常THB加速应力的失效机理无关,但它类似于两个输入ESD保护插销之间的SCR闩锁烧毁。这个二端交流开关闩锁结构能产生导致器件失效的局部SCR闩锁。这种双向闩锁可用光电发射显微镜在输入保护栅控二极管上定位。     

IGBTSCSOA的改善

本文借助于典型的绝缘栅双极晶体管(IGBTs)短路安全工作区(SCSOA)的测试曲线,分析了SCSOA测试对IGBTs器件参数的要求,得出了改善IGBTs短路安全工作区性能需要优化IGBTs电容,饱和电流和抗闩锁能力的结论。采用该结论优化设计的3300V/50A芯片顺利通过了SCSOA测试。     

栅极触发PDSOI CMOS闩锁效应研究

测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压.输出电压曲线是动态栅极触发CMOS闩锁效应敏感区域与非敏感区域的分界线.通过改变输出端负载电容,测试出了不同电源电压下CMOS闩锁效应需要的栅极触发电压临界下降沿,并拟合出了0 pF负载电容时的临界下降沿,最终得出了PDSOI CMOS电路存在的CMOS闩锁效应很难通过电学方法测试出来的结论.     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

CMOS IC抗闩锁能力的提高及闩锁能力的恒定

本文提出CMOS IC闩锁模式,较为详细地讨论了出现闩锁现象的整个过程,并以此提出改进方法以及如何恒定CMOS IC的抗闩锁能力,其结论为:注入电流在30～50mA以上时,CMOS电路一般不会出现闩锁现象.     

由栅氧损伤引起闩锁效应的失效分析

随着MOS器件特征尺寸的缩小和栅氧化层厚度的减薄,栅氧损伤成为MOS集成电路在实际应用中的主要失效模式之一.闩锁是CMOS集成电路结构所固有的寄生效应,寄生的可控硅结构一旦被特定条件触发,会在电源与地之间形成大电流通路,导致整个器件失效.对一例由栅氧损伤引起器件闩锁效应的失效进行分析.通过微光显微镜(EMMI)技术和激光诱导阻值变化(OBIRCH)技术进行失效定位,在电路板级通信状态下进行闩锁效应复现及验证.最后通过分析损伤所在的电路功能和器件结构,阐述闩锁效应形成的机理.     

硬件

0021065一种基于闩锁结构的高速电压比较器[刊]/王萍//电子学报.—2000,28(6).—89～92(K)文章结合高速 A/D 转换器的研究设计了一种新型高速、高精度集成闩锁比较器,针对提高集成闩锁型电压比较器的性能,讨论了比较器失效、速度.功耗优化、时钟反馈噪声等设计问题。该比较器有较高的输入电阻,对高频时钟的反馈噪声有较好的抑制性能,采用“电容中和技术”补偿预放大级带宽后更加适用于高速应用的需要。文中给出了详细的性能分析以及采用PSPICE 仿真的模拟结果。参6     

一种用于片上静电防护的新型闩锁免疫可控硅

可控硅(SCR)被广泛应用于片上静电放电(ESD)防护。由于SCR的低维持电压特性,闩锁问题一直是其应用于高压工艺ESD防护的主要问题。改进设计了一种新型SCR器件,即MOS High-holding Voltage SCR (MHVSCR)。通过对SCR寄生三极管正反馈进行抑制,并提高维持电压,实现了闩锁免疫。详细分析了MHVSCR提高SCR维持电压的可行性、工作原理以及实现步骤。基于Sentaurus TCAD的仿真结果表明:设计的器件将传统器件的SCR维持电压从2.8 V提高至15.88 V,有效实现了SCR在12 V工艺下的闩锁免疫能力。     

超高压集成电路中的闩锁效应与仿真

研究超高压集成电路中的寄生闩锁效应问题.针对采用外延技术的BCD工艺,给出外延层材料电阻率、工艺和结构参数变化与寄生闩锁结构触发阈值之间的数量关系,并在分析研究的基础上,给出一种高触发耐量的合理设计方案.经仿真实验,证明了该方案的可行性.     

一种Bipolar结构中的闩锁效应

闩锁是集成电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致整个器件失效。文章较为详细地阐述了一种Bipolar结构中常见的闩锁效应,并和常见CMOS结构中的闩锁效应做了对比。分析了该闩锁效应的产生机理,提取了用于分析闩锁效应的等效模型,给出了产生闩锁效应的必要条件与闩锁的触发方式。通过对这些条件的分析表明,只要让Bipolar结构工作在安全区,此类闩锁效应是可以避免的。这可以通过版图设计和工艺技术来实现。文章最后给出了防止闩锁效应的关键设计技术。     

一种新型的高维持电压可控硅

可控硅(SCR)作为静电放电(ESD)保护器件,因具有高的鲁棒性而被广泛应用,但其维持电压很低,容易导致闩锁问题。针对高压集成电路的ESD保护,提出了一种新颖的具有高维持电压的SCR结构(HHVSCR)。通过添加一个重掺杂的N型掺杂层(NIL),减小了SCR器件自身固有的正反馈效应,从而提高了SCR的维持电压。Sentaurus TCAD仿真结果表明,与传统的SCR相比,改进的HHVSCR无需增加额外的面积就可将维持电压从1.88 V提高到11.9 V,可应用于高压集成电路的ESD防护。     

深槽对0.35 μm CMOS管抗闩锁性能的影响研究

相比于P+衬底CMOS工艺,P-衬底0.35 μm BiCMOS工艺中CMOS管的抗闩锁性能更差。为了提高CMOS管的抗闩锁性能,利用光触发方式,基于Medici器件,仿真研究了BiCMOS工艺中深槽对CMOS管闩锁性能的影响。结果表明,深槽可以提高CMOS管的抗闩锁性能。在光触发脉冲宽度为50 ns,深槽深度为3、5、7 μm时,深槽BiCMOS工艺中CMOS管的闩锁触发电流分别是无深槽BiCMOS工艺中CMOS管的3.13,6.88,11.12倍。     

CMOS集成电路抗闩锁策略研究

以反相器电路为例，介绍了CMOS集成电路的工艺结构；采用双端pnpn结结构模型，较为详细地分析了CMOS电路闩锁效应的形成机理；介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。