高速多级时钟网布线

提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 .实验证明 ,与将缓冲器插入和布局作为后处理步骤相比 ,缓冲器预先插入和布局在很大程度上避免了布线的盲目性 ,并能更加有效地实现各时钟子树的延迟和负载的平衡 .     

一种层次式加载BUFFER的时钟网布线

多级时钟树构造是解决时钟布线问题的关键。本文提出一种新的层次式布线策略,它将拓扑生成,绕障碍ＤＭＥ及ＢＵＦＦＥＲ定位同时进行考虑,避免了布线的盲目性,减少了后处理工作。首先,对时钟汇点进行层次式均匀划分,在各个局域区域同时进行时钟子树的拓扑生成和ＤＭＥ嵌入;     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

VLSI时钟布线算法的研究进展

随着集成电路工艺技术进入深亚微米、超深亚微米阶段，时钟频率已达到数GHz。设计一个高速、零偏差、低功耗的时钟布线算法已成为一项紧要的任务。文章简要介绍了时钟布线算法的研究进展，包括拓扑生成、实体嵌入、缓冲器插入和变线宽优化等各个阶段的各种算法，并指出了目前这些算法存在的一些问题。     

一种加载缓冲器的有界偏差平面时钟布线算法

提出了一种加载缓冲器的有界偏差平面时钟布线方法.该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第二步,通过在平面时钟树的适当位置插入缓冲器,得到一个有界时钟偏差的平面时钟树.     

时钟延时及偏差最小化的缓冲器插入新算法

本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法.基于Elmore延时模型,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数.当缓冲器布局使所有缓冲器间延时函数具有相同导数值时,时钟延时达到最小;当所有源到各接收端点路径的延时函数值相等时,时钟偏差达到最小.对一棵给定的时钟树,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器,通过优化缓冲器的位置实现时钟延时最小;通过调整缓冲器尺寸和增加缓冲器层数,实现时钟偏差最小.     

正确选用PLL时钟源

基于ＰＬＬ（锁相环路）电路的时钟源不仅是ＰＣ主板上普遍采用的时钟源，同时还可用于其他电子系统。现在ＰＬＬ时钟源的种类很多，它们中的大部分可归为以下三类：零延迟缓冲器、频率合成器和集成时钟发生器／缓冲器。本文提供的一些意见将有助你为某个特定应用选择合适的ＰＬＬ时钟源。零延迟缓冲器如果用户希望进行整数分频或借频，同时在时钟通道上不引入延迟，基于ＰＬＬ电路的零延迟缓冲器就是最佳的选择。其构造各异，之中有些ＰＬＩ。缓冲器允许用户对系统的倍频数进行动态改变。零延迟缓冲器还允许用户提前输出时钟信号，以便抵消…     

一种多级的零偏差时钟布线

时钟布线是设计高性能ＶＬＳＩ系统的重要一环。本文提出了一种新的多级零偏差时钟布线算法。首先，我们提出了一种基于加权选择的单级时钟树生成算法，在该算法中，基于均衡原则，对各种时钟汇点的负载电容，各时钟子树的延迟时间以及它们根节点之间的距离进行了综合考虑。     

一种有效的VLSI平面时钟布线算法

本文提出了一种有效的VLSI平面时钟布线算法，通过自顶向下的对时钟汇点交替的进行水平和垂直划分，然后自底向上的沿着切割线方向对两棵子树进行合并来构造一棵平面时钟树，在构造时钟树的同时完成线网的连接。最后采用启发式的障碍避免算法使线网绕开障碍物。     

射频识别芯片设计中时钟树功耗的优化与实现

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。     

通用高速时钟数据恢复模块

本文介绍采用专用大规模集成电路制作的时钟数据恢复模块，文中阐述了工作原理及性能。该模块可通用于５５０～６５０Ｍｂｉｔ／ｓ工作速率，已在京－沪－广光通信系统工程设备中应用。该模块具有同时输出两路时钟、数据信号及控制输出时钟关断功能，单电源供电，功耗约２Ｗ。     

高速时钟源信号失真的分析

时钟源的准确程度直接影响整个电路工作的稳定性,然而由于设计中的失误可能使时钟脉冲出现扰动,形成很强的干扰,本文对这些干扰的表现形式及如何滤除做了详细的讨论.     

一种高速高精度时钟占空比稳定电路

设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18 μm CMOS工艺进行设计,电源电压为2 V。当输入差分时钟频率为1.6 GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398 fs,适用于超高速的信号处理系统。     

用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 m W。     

针对高速接口的源同步时钟实现方案的研究

本文提出了一种框架，用于说明为什么设计师应该选择源同步定时解决方案、以及它是如何对高速定时余量（Ｔｉｍｉｎｇ　Ｍａｒｇｉｎ）进行优化的。     

基于LiNbO3调制器的高速时钟信号的提取

对在高速光时分复用系统中(2×10 GHz)基于铌酸锂(LiNbO3)调制器的注入光电混合振荡器的时钟提取方法进行了实验验证,提取的时钟抖动小于0.5 ps.实验分析了入射光功率、LiNbO3调制器的开关窗口及复用信号非等幅和延时不等时对时钟信号的影响,为未来应用于更高速率的光时分复用系统中支路信号的时钟提取提供了实验依据.     

Practical Bounded-Skew Clock Routing

In Clock routing research, such practical considerations as hierarchical buffering, rise-time and overshoot constraints, obstacle- and legal location-checking, varying layer parasitics and congestion, and even the underlying design flow are often ignored. This paper explores directions in which traditional formulations can be extended so that the resulting algorithms are more useful in production design environments. Specifically, the following issues are addressed: (i) clock routing for varying layer parasitics with non-zero via parasitics; (ii) obstacle-avoidance clock routing; and (iii) hierarchical buffered tree synthesis. We develop new theoretical analyses and heuristics, and present experimental results that validate our new approaches.     

一种基于多值RRAM的快速逻辑电路

针对移动物联网设备,提出一种基于多值RRAM的快速逻辑电路,以实现非易失性存储与快速逻辑运算。利用RRAM多值存储特性,采用Crossbar结构,实现了简单快速的译码器与高存储密度查找表,使逻辑电路具有较快的运算速度和较小的面积。基于该结构实现了4位、8位和16位的乘法器,其外围电路采用SMIC 65 nm CMOS工艺实现,而其核心多值RRAM则采用Verilog-A 模型模拟。仿真结果表明,与传统CMOS逻辑电路相比,基于多值RRAM的16位乘法器的速度提高了35.7%,面积减少了14%。