32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz.     

一种可嵌入MCU的8位高速乘法器的设计

介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.     

基于新型部分积生成器和提前压缩器的乘法器设计

为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm²,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。     

硼铸铁缸套激光椭圆微坑加工工艺研究

采用纳秒脉冲激光器在硼铸铁缸套平面切片进行椭圆微坑阵列加工,研究填充加工方式和工艺参数对椭圆微坑表面形貌的影响规律.结果表明:环形填充较其他三种加工方式能得到更好的表面形貌.微坑长径截面最大深度和微坑长径截面面积随填充线宽减小而增大,最大深度达到218 μm.填充线宽大于等于3 μm,微坑底部熔融物质明显减少.扫描速度...     

一种基于Dadda树的乘法器设计

在基带信号处理芯片中,面积和速度是两个关键的指标.文中在改进的booth算法基础上,采用了Dadda树压缩算法,通过对压缩器基本单元的改进,同时对符号位和尾部零填充进行优化设计;不仅保持了Wallace树结构的并行计算优势,而且面积上也得到了很大的改善;同时相对干Wallace树结构的规则结构也更利于版图设计.压缩结果采用了多层CLA块技术,使得乘法器的速度得到进一步的提高.在0.13μm的SMIC八层金属CMOS工艺下,DC(Design Compiler)综合结果表明,芯片面积为20633.59μm2,最大延迟仅为3.00ns.     

基于双面TSV互连技术的超厚硅转接板制备

为了满足异质集成应用中对转接板机械性能方面的需求,提出了一种基于双面硅通孔(TSV)互连技术的超厚硅转接板的制备工艺方案。该方案采用Bosch工艺在转接板正面形成300μm深的TSV,通过结合保型性电镀工艺和底部填充电镀工艺进行TSV填充。在转接板背面工艺中首先通过光刻将双面TSV的重叠部分控制在一个理想的范围内,然后经深反应离子刻蚀(DRIE)工艺形成深度为20μm的TSV并完成绝缘层开窗,最后使用保型性电镀完成TSV互连。通过解决TSV刻蚀中侧壁形貌粗糙、TSV底部金属层过薄和光刻胶显影不洁等关键问题,最终得到了双面互连电阻约为20Ω、厚度约为323μm的硅转接板。     

低有效模场面积的高双折射PCF的优化设计

设计了一种高双折射低有效模场面积的光子晶体光纤(PCF)。利用有限元法依次研究了三层椭圆孔光子晶体光纤在纤芯中引入矩形排列的四个小椭圆孔,及其基础上再引入一个中心椭圆缺陷孔的五个小椭圆孔情况下的双折射和有效模场面积。研究表明:纤芯区域矩形排列的小椭圆孔主导了光子晶体光纤的双折射,中心椭圆缺陷空气孔中填充高折射率的材料可以获得更高的双折射和更低的有效模场面积,且波长1.55μm处光纤双折射达到了5.49×10-2,x与y偏振有效模场面积分别低至3.05μm2、2.42μm2。     

基于部分积优化的高速并行乘法器实现

提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表明,改进的乘法器性能提高14.5%,面积减少7.1%,同时功耗下降17.2%.     

用于自对准Si MMIC的等平面深槽隔离工艺(英文)

研究了在自对准硅MMIC中等平面深槽隔离工艺的实现。该工艺包括如下过程:首先应用各向异性刻蚀的Bosch工艺刻蚀出用于隔离埋集电极的1.6μm宽、9μm深的隔离槽,接着对隔离槽通过热氧化二氧化硅、淀积氮化硅和多晶硅的形式进行填充,然后再采用高密度等离子体刻蚀设备对多晶硅进行反刻,其刻蚀时间通过终点检测系统来控制,最后再刻蚀出0.8μm深的有源区硅台面和采用1.5～1.6μm厚的氧化层对场区进行填充,藉此来保证隔离槽和有源区处于同一个平面上。此深槽隔离工艺与目前的多层金金属化系统兼容,且该工艺不会造成明显的硅有源区台面缺陷,测试结果表明:在15 V下的集电极-集电极漏电流仅为10 nA,该值远低于全氧化填充隔离槽工艺的5μA。     

A 16 bit Stereo Audio ΣΔ A/D Converter

提出了一种16位立体声音频新型稳定的5阶∑△A/D转换器.该转换器由开关电容∑△调制器、抽取滤波器和带隙基准电路构成.提出了一种新的稳定高阶调制器的方法和一种新的梳状滤波器.采用0.5μm 5V CMOS工艺实现∑△A/D转换器.∑△A/D转换器可以得到96dB的峰值SNR,动态范围为96dB.整个芯片面积只有4.1mm×2.4mm,功耗为90mW.     

基于多因子CSE算法的AESS-盒电路优化设计

针对高级加密标准(AES)S-盒优化,提出了一种新的多因子公共项消除(CSE)优化算法.多因子CSE算法通过对组合逻辑表达式中所含因子最多的公共项优先消除,以简化逻辑表达式,从而有效地减少S-盒电路结构中的GF(2^4)域乘法逆电路和映射矩阵电路的面积和时延.结果表明,多因子CSE算法具有计算速度快,优化效率高的特点.优化后的S-盒组合逻辑电路采用0.18μm CMOS工艺,设计出的S-盒面积-延时积比目前最小面积和最短延时的S-盒组合逻辑电路分别减少了10.32%和19.64%.     

一种16位音频∑△ A/D转换器

提出了一种16位立体声音频新型稳定的5阶∑△A/D转换器.该转换器由开关电容∑△调制器、抽取滤波器和带隙基准电路构成.提出了一种新的稳定高阶调制器的方法和一种新的梳状滤波器.采用0.5μm 5V CMOS工艺实现∑△A/D转换器.∑△A/D转换器可以得到96dB的峰值SNR,动态范围为96dB.整个芯片面积只有4.1mm×2.4mm,功耗为90mW.     

高双折射低有效模场面积SF57软玻璃光子晶体光纤设计

设计了一种包层为椭圆孔排列的六边形结构SF57软玻璃光子晶体光纤,在其纤芯区域引入了菱形排列的四个小椭圆孔.利用有限元法模拟了该光子晶体光纤的双折射和有效模场面积,获得了波长1.55μm处双折射为1.01×10~(-1),x和y偏振的有效模场面积分别为1.52μm~2、1.55μm~2的高双折射低有效模场面积光子晶体光纤.且对该光纤的结构参数进行了实验制作的容差性分析,得到了较大的制作容差对其光纤的双折射影响很小,具有较好的偏振稳定性.     

67×67位乘法器的改进四阶Booth算法实现

针对67×67位乘法器,提出并实现新型的设计方法.先提出改进的四阶Booth算法,对乘数编码,以减少部分积的数目,提高压缩速度和减少面积,再研究优化和分配方法,对部分积和进位信号以及一个134位的补偿向量进行优化分配,并对部分积压缩,最后研究K-S加法器的改进方法,求和以实现134位乘积.采用TSMC的0.18μm工艺库,Synopsys的Design compiler工具和Altera的Quautus4.2工具分析结果表明,基于本文方法实现的电路比DesignWare自带的乘法器实现的电路相比,性能总体占优.     

基于有限元光子晶体光纤的模场与色散分析

为了获得超平坦色散特性,且有较大的模场面积和较小的限制损耗,从麦克斯韦方程组出发,采用有限元法,在考虑到纯石英材料自身色散的前提下,进行了相应的理论分析,计算得到了光子晶体光纤的模场分布、基模有效折射率和色散系数等参量关系,可知光纤色散值的变化在±1.0ps·km-1·nm-1以内,模场面积都大于40μm2,限制损耗小于0.2dB/km.结果表明,调节空气孔直径和包层空气孔间距的大小,改变介质的填充比,可以有效地控制光子晶体光纤的色散与模场面积.     

用于PDP扫描驱动芯片的低成本VDMOS及其兼容工艺

给出了采用硅外延BCD工艺路线制造的低成本的VDMOS设计,纵向上有效利用17μm厚度的外延层,横向上得到的VDMOS元胞面积为324μm2,工艺上简化为18次光刻,兼容了标准CMOS、双极管和高压p-LDMOS等器件.VDMOS测试管的耐压超过200V,集成于64路170 PDP扫描驱动芯片功率输出部分,通过了LG-model42v6的PDP上联机验证.     

一种16位音频ΣΔA/D转换器(英文)

提出了一种16位立体声音频新型稳定的5阶ΣΔA/D转换器.该转换器由开关电容ΣΔ调制器、抽取滤波器和带隙基准电路构成.提出了一种新的稳定高阶调制器的方法和一种新的梳状滤波器.采用0.5μm5V CMOS工艺实现ΣΔA/D转换器.ΣΔA/D转换器可以得到96dB的峰值SNR,动态范围为96dB.整个芯片面积只有4.1mm×2.4mm,功耗为90mW.     

用于PDP扫描驱动芯片的低成本VDMOS及其兼容工艺

给出了采用硅外延BCD工艺路线制造的低成本的VDMOS设计,纵向上有效利用17μm厚度的外延层,横向上得到的VDMOS元胞面积为324μm2,工艺上简化为18次光刻,兼容了标准CMOS、双极管和高压p-LDMOS等器件.VDMOS测试管的耐压超过200V,集成于64路170 PDP扫描驱动芯片功率输出部分,通过了LG-model42v6的PDP上联机验证.     

基于通孔双面分步填充的TSV制备方法

以硅通孔(TSV)为核心的2.5D/3D集成技术是未来高密度封装的主导技术,但是现有的TSV制备技术需依赖高难度的技术和昂贵的设备。提出了一种通孔双面分步填充工艺,先将通孔的一端电镀封口,然后再从另外一端进行电镀填充。此方法避免了难度很高的大深宽比孔中的种子层制备和自底向上的电镀工艺,降低了加工难度。通过工艺改进解决了狭缝缺陷和凸起/空洞缺陷问题,得到了无孔隙的填充孔径为30μm、孔深为300μm、深宽比为10∶1的TSV阵列。通过电学实验测量了所得TSV的电阻。实验结果证明了其填充效果和导电能力,为实现超小型化封装提供了新的技术思路。     

0.25μm结构多层布线互连的间隙填充技术

随着集成电路设计规则正在向0．25μm缩小，提出了改进窄间隙填充、局部平坦化的工艺技术的要求。各种间隙填充淀积和深腐蚀（etchbcck）技术，当图形尺寸缩小到0．35μm左右时。使电路成本和／或族性能受到了影响。直至最近。旋转涂复的硅氧烷（SOG）在0．8μm器件设计规则下．在狭窄的金属间隔（≤0．4μm）中开始观察到空穴时也已经达到了间隙填充的极限。但是，现在已有新的SOG系列（AlliedsignalAccuglassT－14）使间隙填充工艺适用于0．25μm设计规则。一、间隙尺寸金属一互间距随每个设计规则而变化（表1）。间隙尺寸与CVD-1五…