一种C频段上变频器的设计与实现

阐述了一种C频段卫星通信上变频器的实现方案,针对低杂散和低相位噪声输出以及小步进这3个难点,采用优化频率配置以及选用高抑制度的滤波器实现变频器的低杂散输出;采用DDS+多环锁相方案实现低相位噪声、小步进输出。最后给出测试结果,杂散抑制-70dBc(585MHz带内),相位噪声为-89dBc/Hz@10kHz,频率步进100Hz,验证了该方案的可行性。     

基于数据复制和数字上变频的高速信号的产生

利用IQ数字上变频器AD9957,将高速DSP产生的基带信号上变到中频,再用混频器将中频变到需要的微波频段。对于基带信号的产生,高速存储器的数据复制和数字上变频技术是关键。对杂散和杂散抑制进行了分析。经过测试,本系统能够产生单音、多音和线性调频信号,调频中心频率达4.3 GHz,带宽大于10 MHz。     

神经网络正弦信号发生器

针对正弦信号发生器设计中，直接数字频率合成技术存在相位截断误差的问题，以神经网络为技术基础，以FPGA为硬件核心，提出了一种新型的高频正弦信号发生器设计方案，有效克服了上述问题。阐述了这种方案的工作原理、电路结构以及设计思路和方法。经过设计和仿真测试，系统的主时钟频率可以达到95 MHz且不占用ROM存储空间，输出的正弦信号为2.5 MHz时，输出信号的杂散抑制为80 dB，可见该方案资源占用率低，无相位截断，输出信号杂散小且输出频率较高。     

应用于混合频率综合器的耦合微带线带通滤波器

设计了一种应用在PLL+DDS环外混频混合频率综合器系统末端的平行耦合微带线带通滤波器,用于抑制频率综合器输出频谱中的杂散和谐波分量。带通滤波器采用平行耦合微带线形式,实现了中心频率2 350 MHz,带宽50 MHz,带内最大损耗为-5 dB,带外在2 225 MHz损耗为-47.7 dB、在2 285 MHz损耗为-29.0 dB的指标。通过对此滤波器及此混合频率综合器输出信号的测试,验证了滤波器可以有效抑制此结构的频率综合器输出频谱中的杂散和谐波分量。     

DDS杂散抑制技术研究与仿真

研究频率合成技术问题.直接数字频率合成(DDS)技术由于固有的输出杂散多且难于预测,限制了DDS技术发展和应用.依据DDS基本原理.针对DDS输出信号频谱质量的相位舍位杂散问题,为了提高分辨率和信号频率稳定性,利用离散傅氏变换法和傅氏变换法,推导出理想DDS输出频谱特性和相位截断杂散分布特性,找出相位截断对DDS频谱分布的影响规律,抑制杂散输出.采用抖动注入法和延时叠加法,在Matlab上进行DDS杂散抑制建模和仿真结果表明效果较好,得到了频谱纯,杂散低,失真小,稳定度好的波形,并证明了两种方法抑制杂散的有效性和可行性.     

导航系统中频滤波器的设计

针对导航系统射频接收机中中频滤波器只能接收单频段信号的问题,采用TSMC RFCMOS 0.18μm工艺,设计了一款带外抑制高、带内平坦度低和线性度好的六阶切比雪夫中频滤波器,用于接收北斗卫星导航系统的B1频段信号和全球定位系统(Global Positioning System,GPS)的L1频段信号的射频接收机中。该滤波器以具有增益的双极点节结构为基础,通过采用三阶级联的方式实现。利用Cadence软件中Spectre对电路进行仿真表明,该滤波器的中心频率为4MHz,-3dB带宽为4 MHz,有源增益为13dB,增益平坦度±1dB,在28MHz时衰减大于20dB,运放增益大于45dB,运放带宽大于190 MHz,运放的相位裕度大于60°,1dB压缩点为-14dBm。     

基于PXIe-5641R板卡的三频段信号中频收发模拟

适用于三频段信号的中频接收机硬件设计管脚多,时序复杂,设计周期长,需要注意的细节问题太多,一个电路设计的小问题都有可能使整个板子返工,费事费力,针对此问题,设计三频段信号的模拟收发系统,系统由LabVIEW平台的FPGA程序和主控计算机程序组成,在主控计算机内,生成三频段信号后,经DMA FIFO传输至PXIe-5641R板卡,然后送至上变频器,输出中频信号;信号接收时,首先经AD6654进行下变频后,经过FPGA的数据调理过程送至主控计算机进行显示;最后测量了信号波形,验证了收发系统的有效性。     

Ka频段固定卫星信道编码技术研究

Ka频段卫星通信已成为卫星通信发展的趋势。在分析Ka频段固定卫星信道特性的基础上,提出了一种适合该信道的Turbo码编译码方案。对Ka固定卫星通信信道建模仿真表明,采用Turbo码比采用相同码率的卷积码和卷积级联码有超过1.5dB的增益。     

DDS芯片输出杂散分析及其抑制研究

针对DDS芯片的输出杂散问题,系统分析了DDS芯片输出杂散来源。并结合两款DDS芯片(AD9854/AD9856)的实际使用经验,从参考时钟设计和PCB设计两方面入手,提出了抑制DDS芯片输出杂散的实用方案。实测结果证明本方案有效地降低了DDS芯片的输出杂散,为DDS芯片的合理使用提供了有益的借鉴。     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。