高速流水线浮点加法器的FPGA实现

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。     

基于流水线加法器的数字相关器设计

数字相关器在数字扩频通信系统中应用广泛,受数字信号处理器件速度限制,无法应用于高速宽带通信系统,在此提出了一种基于流水线加法器的数字相关处理算法。该算法最大限度地减少了加法器进位操作,解决了基于全加器型数字相关器存在的进位延迟过大的问题,实现了时分多址体制下的同步段数字相关,提高了同步段相关的可靠性。     

一种深度流水线的浮点加法器

随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356 MHz以上的速度.     

基于高速流水线乘加器的FIR滤波器设计

本文介绍了一种有限冲击响应(FIR)滤波器的设计,其核心部分采用12×12位流水线乘加单元(MAC)实现。乘加结构中采用非重叠多位编码产生部分积,结合进位保留加法(CSA)阵列,通过超前进位加法器(CLA)累加产生最终结果。采用VHDL对FIR滤波器进行了描述,并在FPGA中进行了综合验证。     

一种三级流水线加法器设计

加法器是最基本的运算单元,决定了运算单元的速度。论文对一种采用流水线结构的12位加法器进行设计,提出了设计结构,进行电路仿真,最终采用CSMC0.6um数字工艺进行硬件综合,并采用Encounter进行布局布线等后端设计,最终得到整个加法器的物理版图。     

基于FPGA的3DES加密算法高速实现

介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现，设计中还采用了流水线技术来提高速度，添加了输入和输出接口的设计以增强应用的灵活性，各模块均用硬件描述语言VHDL实现，最终下载到FPGA芯片Stratix中。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

一种位级流水线乘法器的设计

本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。     

一种基于FPGA并行流水线的FIR滤波器设计方案

提出一种在FPGA器件上实现流水线并行FIR滤波器结构。首先从理论上分析有限冲激响应（FIR）数字滤波器的特点,并推出利用FPGA器件实现的可行性及其基本结构。接着利用VHDL实现每个模块,并对其进行仿真。     

改进型高速高精度CORDIC算法及其在DDFS中的应用

提出了一种新的选择迭代式高速高精度CORDIC（COrdinate Rotation Digital Computer）算法.基于表驱动法缩小目标旋转角度,通过改进的基本角度选择方法旁路不必要的迭代;并以移位和减法实现幅度校正,减小硬件资源消耗.设定角度误差小于10^-5rad时,迭代次数减小至7次以下.在DDFS（Direct Digital Frequency Synthesizer）的应用中,利用区间压缩技术在Xilinx的FPGA中实现20位定点小数电路设计.仿真及实测结果表明,该算法幅度误差小于2×10^-5,输出延时不大于43.5ns,同时硬件资源消耗不增加.     

图像边缘检测高速数字滤波器设计与实现研究

简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的实现数据进行比较并给出了结论,实现结果表明该设计可以满足高速系统应用场合。     

一种DWDM光源混合式控制器设计

分析了数字控制器和模拟控制器在DWDM(密集波分复用)光源控制器设计中的优缺点,提出了一种混合式控制器的设计.该控制器的核心是模拟控制器,能够较好地保证系统的稳态精度.同时利用数字控制器对其进行监控,调整控制参数,保证DWDM光源的长期工作稳定.实验研究表明,该系统工作波长稳定性在0.005 nm以内,而且能够对系统参数漂移进行自校正.     

数字频率合成技术

回顾了频率合成技术的发展,探讨了采用新器件和新技术进行数字波形合成的方法,比较了几种方法的优缺点和可行性。     

NPS-1数字神经元芯片的实现与应用

本文设计了数字神经元芯片NPS-1，其结构简洁，易于级联，用FPGA实现样片，集成度约一万门电路以阿拉伯数字识别和双向存储器为例，测试结果表明，该芯片设计、实现正确，同时结构简洁，适于实时处理的嵌入式神经网络应用系统     

一种FPGA抗辐射工艺映射方法研究

 提出一种基于部分TMR和逻辑门掩盖的FPGA抗辐射工艺映射算法FDRMap,以及一个基于蒙特卡洛仿真的并行错误注入和仿真平台.该平台和算法已经应用到复旦大学自主研发的FPGA芯片FDP4软件流程的工艺映射模块.实验结果表明,FDRMap能够在增加14.06%LUT数目的前提下,降低电路的抗辐射关键度32.62%;与单纯采用部分TMR的方法相比,在节省12.23%的LUT数目同时,还能额外降低电路关键度12.44%.     

一种多模式合成孔径雷达数字接收机

针对一种多模式极化合成孔径雷达（SAR）,给出了中频数字接收机工作参数选择,混频滤波方法,实现了三种带宽信号的数字正交解调。通过分析同相、正交通道误差对正交解调性能的影响,确定了滤波器最佳设计准则。最后给出了基于FPGA的实现结构,仿真试验结果表明中频数字接收机性能比一般模拟接收机有显著提高。     

一种基于FPGA的DDR SDRAM控制器的设计

对DDR SDRAM的基本工作特性以及时序进行了分析与研究,基于FPGA提出了一种通用的DDR SDRAM控制器设计方案。在Modelsim上通过了软件功能仿真,并在FPGA芯片上完成了硬件验证。结果表明,该控制器能够较好地完成DDR SDRAM的读写控制,具有读写效率较高、接口电路简单的特点。     

基于RTD与CMOS的新型数字电路设计

纳米电子器件RTD与CMOS电路结合,这种新型电路不仅保持了CMOS动态电路的所有优点,而且在工作速度、功耗、集成度以及电路噪声免疫性方面都得到了不同程度的改善和提高。文中对数字电路中比较典型的可编程逻辑门、全加器电路进行了设计与模拟,并在此基础上对4×4阵列纳米流水线乘法器进行了结构设计。同时讨论了在目前硅基RTD器件较低的PVCR值情况下实现相应电路的可行性。     

关联比较器在雷达信号预分选中的应用

讨论了在现代密集复杂的电磁对抗环境中实现雷达信号分选预处理的三参数关联比较技术和FIFO缓冲电路的设计，介绍了已实现的纯硬件三参数并行关联比较器的内部原理和具体实现过程，并分别通过Altera公司的QuartusII和Mentor Graphics公司的Model Sim专业软件仿真验证了设计的正确性，基本上实现了雷达信号的纯硬件快速预分选，达到了实时性和可靠性的要求。最后介绍了分选预处理器在电子战中的三种应用：威胁信号检测、无用信号滤波和脉冲重复频率选择滤波。