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数字相关器在数字扩频通信系统中应用广泛,受数字信号处理器件速度限制,无法应用于高速宽带通信系统,在此提出了一种基于流水线加法器的数字相关处理算法。该算法最大限度地减少了加法器进位操作,解决了基于全加器型数字相关器存在的进位延迟过大的问题,实现了时分多址体制下的同步段数字相关,提高了同步段相关的可靠性。 相似文献
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本文介绍了一种有限冲击响应(FIR)滤波器的设计,其核心部分采用12×12位流水线乘加单元(MAC)实现。乘加结构中采用非重叠多位编码产生部分积,结合进位保留加法(CSA)阵列,通过超前进位加法器(CLA)累加产生最终结果。采用VHDL对FIR滤波器进行了描述,并在FPGA中进行了综合验证。 相似文献
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加法器是最基本的运算单元,决定了运算单元的速度。论文对一种采用流水线结构的12位加法器进行设计,提出了设计结构,进行电路仿真,最终采用CSMC0.6um数字工艺进行硬件综合,并采用Encounter进行布局布线等后端设计,最终得到整个加法器的物理版图。 相似文献
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基于FPGA的3DES加密算法高速实现 总被引:3,自引:3,他引:0
介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现,设计中还采用了流水线技术来提高速度,添加了输入和输出接口的设计以增强应用的灵活性,各模块均用硬件描述语言VHDL实现,最终下载到FPGA芯片Stratix中。 相似文献
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基于FPGA的快速加法器的设计与实现 总被引:2,自引:0,他引:2
加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5.2i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。 相似文献
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本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。 相似文献
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提出一种在FPGA器件上实现流水线并行FIR滤波器结构。首先从理论上分析有限冲激响应(FIR)数字滤波器的特点,并推出利用FPGA器件实现的可行性及其基本结构。接着利用VHDL实现每个模块,并对其进行仿真。 相似文献
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提出了一种新的选择迭代式高速高精度CORDIC(COrdinate Rotation Digital Computer)算法.基于表驱动法缩小目标旋转角度,通过改进的基本角度选择方法旁路不必要的迭代;并以移位和减法实现幅度校正,减小硬件资源消耗.设定角度误差小于10-5rad时,迭代次数减小至7次以下.在DDFS(Direct Digital Frequency Synthesizer)的应用中,利用区间压缩技术在Xilinx的FPGA中实现20位定点小数电路设计.仿真及实测结果表明,该算法幅度误差小于2×10-5,输出延时不大于43.5ns,同时硬件资源消耗不增加. 相似文献
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简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的实现数据进行比较并给出了结论,实现结果表明该设计可以满足高速系统应用场合。 相似文献
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分析了数字控制器和模拟控制器在DWDM(密集波分复用)光源控制器设计中的优缺点,提出了一种混合式控制器的设计.该控制器的核心是模拟控制器,能够较好地保证系统的稳态精度.同时利用数字控制器对其进行监控,调整控制参数,保证DWDM光源的长期工作稳定.实验研究表明,该系统工作波长稳定性在0.005 nm以内,而且能够对系统参数漂移进行自校正. 相似文献
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纳米电子器件RTD与CMOS电路结合,这种新型电路不仅保持了CMOS动态电路的所有优点,而且在工作速度、功耗、集成度以及电路噪声免疫性方面都得到了不同程度的改善和提高。文中对数字电路中比较典型的可编程逻辑门、全加器电路进行了设计与模拟,并在此基础上对4×4阵列纳米流水线乘法器进行了结构设计。同时讨论了在目前硅基RTD器件较低的PVCR值情况下实现相应电路的可行性。 相似文献