运用数据选择器实现组合逻辑电路设计方法

组合逻辑电路传统设计方法是采用门电路组成设计形式,设计时所需门电路器件多,电路相对复杂,应用价值差。运用数据选择器设计组合逻辑电路方法,可以实现任何不同组合逻辑函数,从而实现组合电路设计,适应范围广,并且其设计电路简洁,接线方便,工作可靠性、稳定性高。因此利用数据选择器设计组合逻辑电路具有一定的应用价值,能解决常规门电路设计存在不足,提高电路设计水平。     

基于硬件编程语言的多路输入多路输出数据选择器的设计

本文采用VHDL语言代替传统的多路输入多路输出数据选择器的实现方法,并对两种方法进行比较,得出采用VHDL实现的优点。     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

基于PLD与VHDL的多路输入多路输出数据选择器的设计

利用PLD和VHDL语言进行硬件设计已经成为目前的趋势。多路输入多路输出数据选择器是网络通信中一种常用电路,传统方法的电路较为复杂,扩展性差。文中介绍了一种基于PLD和VHDL语言的多路输入多路输出数据选择器的实现方法。结果表明,该方法一方面可以缩小器件的体积,提高数据选择器可扩展性,更加灵活地进行系统设计;另一方面,可以忽略内部的硬件结构,简化设计流程,提高系统的开发效率。     

数字多路选择器网络最小化设计的一种简便方法

多路选择是一种重要的多功能通用逻辑器件，已经证明利用多路选择器网络可以实现任何逻辑函数。本文给出数字多路选择器网络最小化设计的一种简便方法。这种方法的关键是求出待实现函数的简化的不相交积之和(SCIP)形式；选择合适的各级控制(地址)变量；利用展开定理分别求出原函数(或其子函数)的关于各积项的函数限制。从本文给出的设计实例说明这种方法是有效而易行的。     

多路选择器树形结构逻辑网络设计

本文首先讨论了逻辑函数的分解;然后给出利用多路选择器实现多变量组合函数时,获得最小或接近最小的树形结构网络的设计方法。该方法适用于计算机自动综合。     

多路选择器的硬件设计与研究

多路选择器是一种对从工业现场采集来的多路模拟信号进行选择的重要器件,也称多路开关。本文旨在用数片模拟多路选择集成电路(如CD4097、CD4067)及微处理器ADuC834等器件设计出一种多路选择器。它能在20路模拟信号传送过程中,根据需要将其中任意一路选择出来供给模数转换器转换,从而大幅度的提高相关硬件资源的使用效率,节约硬件成本。     

基于分解的多路选择器工艺映射方法设计

针对Virtex-7系列FPGA架构,提出了一种基于分解的多路选择器工艺映射方法。选取多个细粒度规则多路选择器作为基准单元,将对应的优质工艺网表保存为模板,将N选1多路选择器递归分解为若干层紧密连接的基准单元并基于模板实现其优化映射。对比所提方法与综合工具Vivado及ABC的多路选择器工艺映射效果,实验数据表明该方法与Vivado相比可平均减少1.01%的查找表（LUT）开销与5.61%的时延,与ABC相比可平均减少20.82%的LUT开销与29.51%的时延,而且该方法时间复杂度低,平均运行速度比ABC快4.28倍。     

基于VHDL的数字逻辑电路设计

分析了硬件描述语言VHDL的特点、结构和描述;说明了基于VHDL进行数字逻辑电路设计的方法;结合实例介绍了VHDL在数字逻辑电路设计中的应用方法。     

ZW心电图机导联选择器的设计

本文介绍了ZW心电图机的基本电路之一导联选择器的设计。     

浅谈项目化教学在数字逻辑电路设计中的应用

项目化教学的引入,已被许多职教同仁认为是一种培养实用型人才行之有效的教学方法。本文阐述了项目化教学在数字逻辑电路设计中的实施过程和应注意的问题。     

VHDL在数字逻辑电路设计中的应用方法

VHDL是用于逻辑设计的硬件描述语言,具有齐全的设计技术,应用方法也比较灵活,能够解决信息交换和设计维护方面的困难,文章介绍了VHDL语言在数字逻辑电路设计中的应用方法,以便大家更好地掌握VHDL语言的应用。     

ZW心电图机导联选择器的设计

本文介绍了ＺＷ心电图机的基本电路之一联选择器的设计。     

应用于高速信号传输系统的多路选择器

提出了一种能够传输高速信号的多路选择器,并为其设计了一种低失真、宽带模拟开关.所提出开关的栅源过驱动电压由nMOS和pMOS的开启电压之和决定,并能够确保输入变化时,开关的栅源电压与阈值电压之差（VGST）保持恒定,从而基本消除了体效应的影响.采用TSMC 0.18μm CMOS工艺,HSPICE仿真结果表明,输入信号在0.3～1.7V之间变化时,开关的VGST基本保持恒定,其-3dB带宽大于10GHz,当输入频率为1GHz时,其无杂散动态范围为67.11dB;开关的开启时间为2.98ns ,关断时间为1.35ns,确保了多路选择器的break-before-make特性.该结构可应用于高速信号传输系统中.     

用PAL设计逻辑电路

目前,开发和应用可编程逻辑器件 PAL 的势头方兴未艾,它是数字逻辑电路设计中流行的一种用户可编程器件。在不少新颖微机系统的总线控制器或其他采用数字控制的仪器设备中,PAL 器件已取代传统的74系列 TTL 电路。随着设计方法的不断完善,逻辑设计者已经不再局限于采用中小规模集成电路进行逻辑设计,一种采用软件和硬件相结合的 PAL 设计技术开始应用,它改变了系统设计的方法。因为它不单纯是一种硬件设计的技术,而需要用丰富的软件去支持硬件。它能给设计者提供一种简便的工具来满足各种设计要求,构成各种功能的逻辑电路。一、PAL 的基本特点PAL 利用可编程的“与”阵列和固定的“或”阵列组成的布尔表达式,可以覆盖几乎所有的逻辑电路的     

应用于高速信号传输系统的多路选择器

提出了一种能够传输高速信号的多路选择器,并为其设计了一种低失真、宽带模拟开关.所提出开关的栅源过驱动电压由nMOS和pMOS的开启电压之和决定,并能够确保输入变化时,开关的栅源电压与阈值电压之差(VGST)保持恒定,从而基本消除了体效应的影响.采用TSMC 0.18μm CMOS工艺,HSPICE仿真结果表明,输入信号在0.3～1.7V之间变化时,开关的VGST基本保持恒定,其-3dB带宽大于10GHz,当输入频率为1GHz时,其无杂散动态范围为67.11dB;开关的开启时间为2.98ns,关断时间为1.35ns,确保了多路选择器的break-before-make特性.该结构可应用于高速信号传输系统中.     

硬件描述语言与数字逻辑电路设计

硬件描述语言作为硬件设计者与ＥＤＡ工具之间的界面,用于数字电路与系统的描述、模拟和自动设计。介绍了以硬件描述语言和逻辑综合为基础的自顶向下的设计方法,以及作为ＩＥＥＥ标准的硬件描述语言ＶＨＤＬ。