百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

ASIC后端设计中的时钟树综合

时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关于时钟树约束文件的设置、buffer的选型及手动修改时钟树的策略,最终完成了FFT处理器芯片的时钟树综合并满足了设计要求。     

超深亚微米物理设计中天线效应的消除

分析了超深亚微米物理设计中天线效应的产生机理以及基于超深亚微米工艺阐述了计算天线比率的具体方法。同时,根据天线效应的产生机理并结合时钟树综合提出了消除天线效应的新方法。此方法通过设置合理的约束进行时钟树综合,使得天线效应对时钟延时和时钟偏斜的影响降到最低,从而对芯片时序的影响降到最低。最后结合一款芯片的物理设计,该设计采用台积电(TSMC)65 nm低功耗(LP)工艺,在布局布线中运用所述的方法进行时钟树综合并且使得时钟网络布线具有最大的优先权。此方法有效地消除了设计中存在的天线效应,并且使得天线效应对时钟树的影响降到最低以及对时序的影响降到最小。     

电子产品面板控制芯片的后端设计

采用SOC Encounter基于华虹NEC 0.35 μm CZ6H 1P3AL工艺,进行电子产品面板控制芯片的版图设计。在版图设计过程中,采用时序驱动布局,同时限制布局密度达到良好的效果,利用时钟树自动综合和手动修改相结合,使时钟偏移尽可能少。并对在电源网络连接、布线时遇到的问题,提出解决办法。最终实现该芯片的物理设计,结果满足时序和制造工艺要求,并达到以下指标:工作频率12 MHz,芯片面积1.089 mm²,功耗为2.715 2 mW。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

自制IP模块的后端版图设计

介绍利用synopsys公司建库工具Milkyway，制作IP模块Milkyway库的方法和流程，以及采用ASIC设计领域流行的后端布局布线工具Astro，进行带有自制IP模块的版图自动布局布线的方法扣流程，并给出了设计实例。     

基于ASIC实现蓝牙基带芯片的后端设计

从ASIC设计的原理、流程入手，以蓝牙基带芯片的后端设计为例，介绍用自动布局布线工具实现半定制专用集成电路(ASIC)设计。通过版图规划(F1oorplan)、布局(Place)、布线(Route)、静态分析和优化等过程，讨论了后端设计过程中可能遇到的问题及解决方法。     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

ASIC后端设计中的时钟偏移以及时钟树综合

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移.但是,有时这样做并不能达到系统要求的时钟偏移.以一款SMIC 0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因.介殚绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的.     

基于Astro的MIC总线控制器专用集成电路后端设计

本文介绍了采用当前ASIC设计领域内流行的后端布局布线工具-Astro，进行MIC总线控制器远程模块专用集成电路的设计过程。     

无线内窥镜系统胶囊内数字芯片的后端设计

无线内窥镜系统胶囊内的低功耗数字集成电路的设计，是整个系统设计的关键。文中给出了利用后端设计的EDA工具对无线内窥镜系统胶囊内数字集成电路进行物理实现的过程。     

集成电路物理设计方法探究

随着工艺的不断发展,深亚微米IC物理设计给了我们很大的挑战,比如在时序收敛、电压降、串扰分析等方面带来的挑战。本文以一块高性能单片机芯片的后端设计流程为例,讲述在0.18μm工艺下后端设计过程中所遇到的问题,以及解决问题的新方案,克服了以往后端设计耗时长的缺陷,在短时间内完成了后端设计。     

A Predictably Low-Leakage ASIC Design Style

In this paper, we describe a new low-leakage standard cell based application-specific integrated circuit (ASIC) design methodology. This design is based on the use of modified standard cells, designed to reduce leakage currents (by almost two orders of magnitude) in standby mode and also allow precise estimation of leakage current. For each cell in a standard cell library, two low-leakage variants of the cell are designed. If the inputs of a cell during the standby mode of operation are such that the output has a high value, we minimize the leakage in the pull-down network, and similarly we minimize leakage in the pull-up network if the output has a low value. In this manner, two low-leakage variants of each standard cell are obtained. While technology mapping a circuit, we determine the particular variant to utilize in each instance, so as to minimize leakage of the final mapped design. We have performed experiments to compare placed-and-routed area, leakage and delays of this new methodology against Multithreshold CMOS (MTCMOS) and a regular standard cell based design style. The results show that our new methodology (which we call the "HL" methodology) has better speed and area characteristics than MTCMOS implementations. The leakage current for HL designs can be dramatically lower than the worst-case leakage of MTCMOS based designs, and two orders of magnitude lower than the leakage of traditional standard cells. An ASIC design implemented in MTCMOS would require the use of separate power and ground supplies for latches and combinational logic, while our methodology does away with such a requirement. Another advantage of our methodology is that the leakage is precisely estimable, in contrast with MTCMOS. Our primary contribution in this paper is a new low leakage design style for static CMOS designs. In addition, we also discuss techniques to reduce leakage in dynamic (domino logic) designs     

针对一种岛式FPGA布局布线方法的研究与改进

针对一种岛式FPGA(Field Programmable Gate Array)芯片VS1000的架构,开发了一种布局布线工具VA,该工具在VPR的基础上做了两方面改进.第一,在传统布线算法的布线资源图基础上建立了全局信号布线资源图,完成了对全局信号的布线,使全局信号布线与其他信号布线独立起来,以达到减少全局信号相对延时和节省通用布线资源的目的.第二,提出了两种新的布线顺序:高扇出线网优先和高关键度线网优先.实验结果表明,对于标准测试电路,高扇出优先的布线顺序平均可减少21.8%的迭代次数,高关键度优先的布线顺序平均可减少22.3%的关键路径延时.     

光栅测量系统芯片后端物理设计与实现

阐述了一款光栅精密测量系统芯片“EYAS”的后端物理设计与实现。考虑到深亚微米工艺下的互连寄生效应，采用基于硅虚拟原型（SVP）的设计和迭代策略，以布线为中心，并适时进行全面的分析和迭代验证。采用“模拟IP”和改进的数模混合芯片设计流程，实现了模拟和数字部分的联合设计，保证了时序驱动下的持续收敛和可制造性。“EYAS”芯片采用HJTC 0．18μm工艺流片，并经板级测试成功；芯片工作频率为10MHz，正交信号采样率为1．25MHz，封装后芯片面积仅为1．5mm×2．0mm，各项功能正常稳定。以该芯片为控制内核，构建了光栅精密角度／位移测量系统，并应于火炮炮膛螺纹磨损度的精密测量。     

ASIC综合后的静态验证方法的研究

介绍了基于深亚微米CMOS工艺ASIC电路设计流程中的静态验证方法。将这种验证方法与以往的劝态验证方法进行了比较，结果表明，前者比后者更加高效和准确。由此可以说明，静态验证完全可以取代劝态验证，并且静态验证比动态验证更加适合超大规模集成电路的发展趋势。