一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA.     

一种低电压高精度125 MHz采样/保持电路

介绍了一个低电压高精度的高速采样／保持电路。该电路的电源电压为1．8V，在125MHz频率时钟采样时，可达到10位以上的精度；采用栅源电压恒定的栅压自举开关，极大地减小了采样的非线性失真，同时，有效地抑制了输入信号的直流偏移；高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0．18μm CMOS工艺库验证，功耗仅为11．2mW。     

一种14位125MHz采样/保持电路的设计

设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗.在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移.采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术.设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8V电源电压、125 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求.     

一种100 MHz采样频率CMOS采样/保持电路

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差;电路的采样频率达到100 MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库,对整体电路和分块电路进行了性能分析和仿真。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种用于高速ADC的采样保持电路的设计

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路.该电路采用电容翻转型结构,并设计了一个增益达到100dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA).利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压下,它可以在4 ns内稳定在最终值的0.05%内.通过仿真优化,该采样保持电路可用于10位,100MS/s的流水线ADC中.     

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。     

一种低功耗的13位100MS／s采样保持电路

采用TSMC0．18μm 1P6MCMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3．3V电源电压下,该电路静态功耗仅为16．6mw。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位。     

一种高速BiCMOS采样/保持电路的设计

给出了一种基于BiCMOS OTA的高速采样/保持电路。设计采用0.35μm BiCMOS工艺,利用Cadence Spectre进行仿真。当输入信号为242.1875 MHz正弦波,采样速率为500 MSPS时,该采样/保持电路的SFDR达到59 dB,各项指标均能达到8位精度。在3.3 V电源电压下的功耗为26 mW。该采样/保持电路已应用到高速8位A/D转换器的研制中,取得了很好的效果。     

12位100MS/s ADC中采样/保持电路的分析与设计

设计了一种高性能的采样保持(S/H)电路,在1.8V的电源电压下,其性能满足12位精度、100MS/s转换速率的ADC的要求。设计中采用了一种新型的自举采样开关,提高了S/H电路的可靠性和线性度;对于高增益大带宽的运算跨导放大器OTA的带宽设计,在分析了主运放和辅助运放在带宽和相位裕度等方面的关系的基础上,提出了新的设计方法。仿真结果表明:S/H电路的差动输出摆幅达到了2V;对于输入为49MHz的正弦波,测得其信号噪声失真比达到了82dB,满足12位ADC的要求;整个电路的功耗约为20mW。     

高精度的采样保持电路的设计

设计了一个用于SAR结构的模数转换器的采样保持电路,采用5V供电具有14bit的采样精度和4MHz的采样频率。利用两个buffer的缓冲作用,降低了由于运放的输入电容产生的误差;并通过放大器反馈减弱了与输入信号相关的电荷注入的影响。     

一种应用于流水线ADC采样保持电路的设计

介绍了一种应用于12位、10MS/s流水线模数转换器前端的高性能采样保持（SH）电路的设计。该电路采用全差分电容翻转型结构及下极板采样技术,有效地减少噪声、功耗及电荷注入误差。采用一种改进的栅源电压恒定的自举开关,极大地减小电路的非线性失真。运算放大器为增益增强型折叠式共源共栅结构,能得到较高的带宽和直流增益。该采样保...     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.     

一种高性能CMOS采样/保持电路

提出了一种高性能CMOS采样/保持电路,它采用全差分电容翻转型的主体结构有效减小了噪声和功耗。在电路设计中提出了新型栅源电压恒定的自举开关来极大减小非线性失真,并同时有效抑止输入信号的直流偏移。该采样/保持电路采用0.18μm1P-6M CMOS双阱工艺来实现,在1.8V电源电压、32MHz采样速率下,输入信号直到奈奎斯特频率时仍能达到86.88dB的无杂散动态范围(SFDR),电路的信号噪声失真比(SNDR)为73.50dB。最后进行了电路的版图编辑,并对样片进行了初步测试,测试波形表明,电路实现了采样保持的功能。     

一种采用双采样技术的高性能采样保持电路

介绍了一种高性能的采样保持电路。他采用双采样结构,使得在同样性能的运算放大器条件下,采样速率成倍提高,降低对运放的要求;使用补偿技术的两级运算放大器有较高增益和输出摆幅;采用栅压自举电路,消除开关导通电阻的非线性,减小电荷注入效应和时钟溃通。在SMIC 0.25μm标准工艺库下仿真,该采样保持电路可试用于高速高精度流水线ADC。     

8 bit 800 Msps高速采样保持电路的设计

为适应目前无线通信领域对高速A/D转换器的要求,采用在Cadence Spectre环境下进行仿真验证的方法,对高速A/D前端采样保持电路进行了研究.提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计,该工艺提供了0.35 μm的CMOS和46 GHz TT的SiGe HBT.基于BiCMOS开关射极跟随器(SEF)的SH,旨在比二极管桥SH消耗更少的电流和面积.在SH核心,电源电压3.3 V,功耗44 mW.在相干采样模式下,时钟频率为800 MHz时,其无杂波动态范围(SFDR)为-52.8 dB,总谐波失真(THD)为-50.4 dB,满足8 bit精度要求.结果显示设计的电路可以用于中精度、高速A/D转换器.     

一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

A 10-bit 50-MS/s sample-and-hold circuit with low distortion sampling switches

A fully-differential switched-capacitor sample-and-hold (S/H) circuit used in a 10-bit 50-MS/s pipeline analog-to-digital converter (ADC) was designed and fabricated using a 0.35-μm CMOS process. Capacitor fliparound architecture was used in the S/H circuit to lower the power consumption. In addition, a gain-boosted operational transconductance amplifier (OTA) was designed with a DC gain of 94 dB and a unit gain bandwidth of 460 MHz at a phase margin of 63 degree, which matches the S/H circuit. A novel double-side bootstrapped switch was used, improving the precision of the whole circuit. The measured results have shown that the S/H circuit reaches a spurious free dynamic range (SFDR) of 67 dB and a signal-to-noise ratio (SNR) of 62.1 dB for a 2.5 MHz input signal with 50 MS/s sampling rate. The 0.12 mm2 S/H circuit operates from a 3.3 V supply and consumes 13.6 mW.