一种数据时钟恢复电路的研究与设计

提出了一种支持双数据率的数据时钟恢复电路,对电路中的鉴相器、环路滤波器、压控振荡器等进行了详细的分析研究和设计.基于0.18μm CMOS工艺,在电源电压1.8V下对电路进行仿真.仿真结果显示,电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为14 ps和12ps,功耗为80 mW.测试结果显示,时钟恢复电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为38 ps和27 ps.     

一种用于时钟数据恢复的宽带锁相环设计

锁相环广泛应用于电信、光收发器、数据存储局域网以及无线产品中,本文提出了一种新颖的应用于时钟数据恢复的锁相环设计,包括鉴频鉴相器、电荷泵、环路滤波器、换挡电路、压控振荡器以及环路状态检测电路的设计,该结构能够很好的应用于输入数据流变化范围极宽（20Mbps-2.5Gbps）的时钟数据恢复系统。设计采用了一种单供电电压的0.18um CMOS工艺,并给出Cadence环境下仿真结果。     

一种快速以太网卡芯片时钟恢复电路

提出了一种快速以太网卡芯片时钟恢复电路的设计 ,包括体系结构、用于 10 0BASE TX的改进MuellerMuller算法、用于 10 0BASE FX的鉴相器以及产生多相时钟的电荷泵锁相环。该时钟产生电路经过TSMC 0 .35 μm1P5MCMOS工艺验证 ,工作电压为 3.3V。实验结果表明该时钟恢复电路能够满足以太网卡芯片的要求。     

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路.采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据.同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能.设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用.     

基于0.18 μm CMOS工艺的2.5 GB/s时钟恢复电路设计

提出了一种双支路无力切换结构信息与通信学院2.5GB/s NRZ码的时钟恢复电路。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。基于0.18μm CMOS工艺用Candance Spectre仿真软件对电路进行仿真。仿真结果表明所设计的电路功能正确,其VCO自由振荡频率为2.5GHz,在1.8V电源电压下的功耗为73.8mW,捕获时间为1.2μs,输出时钟的单端峰峰电压为1.8V,相对抖动峰峰值为20ps,频率锁定范围为1.9GHz。     

CMOS集成时钟恢复电路设计

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25m标准CMOS工艺实现,有效芯片面积小于0.2mm2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHz PHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。     

一种5 Gb/s双信道并行时钟数据恢复电路

基于0.18 μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率;电荷泵采用自举基准和运放,改善了充放电电流匹配。PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能;PS/PI电路比传统结构少2个相位选择器。仿真结果表明,当输入并行数据速率为5 Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1 ps,8.1 ps和8.7 ps,11.2 ps。电路核心模块的功耗为172.4 mW,整体电路版图面积为(1.7×1.585) mm²。     

一种适用于射频电子标签的时钟数据恢复电路

提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特点。电路在Chartered0.35μm标准CMOS工艺下流片,实测此电路能在1.15V的低电压下工作,并且最低工作电流为3.4μA,适用于UHF射频电子标签芯片。     

自动反馈调节时钟恢复电路设计

为了克服传统时钟数据恢复方法或过采样技术的缺点,文中给出了兼具结构简单和恢复速度快等优点的自动反馈调节时钟恢复电路。此电路不需要修改原PLL电路结构,只是借用PLL中延时单元电路来得到锁定延时,同时也不需要产生多倍于系统时钟的采样时钟,因而电路设计更加简单,易于实现,而且锁定速度快,面积功耗小。     

一种环路带宽自适应调整的时钟数据恢复电路

针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8～11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。     

一种四分之一速率时钟数据恢复电路设计

近年来,时钟数据恢复（Clock and Data Recovery,CDR）电路在高速通信中发挥着非常重要的作用。本文介绍了一种用于非归零（Non-Return to Zero,NRZ）码的无参考时钟四分之一速率的CDR电路。设计了满足四分之一速率的鉴相器（Phase Detector,PD）,并采用SMIC 180nm工艺搭建完整电路系统进行仿真验证。     

DVD写时钟恢复电路系统的设计与仿真

为了测量DVD的Jitter,需要知道刻录时钟。针对DVD特殊的数据格式NRZI,提出一个专用的时钟恢复系统,用于从读出的RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数学模型,并结合Simulink给出仿真结果。理论和实验证明,该系统既可作为测量DVD Jitter的硬件电路设计的参考,也可作为软件设计的工具。     

一种基于FPGA的时钟数据恢复电路的设计与实现

1过采样法时钟数据恢复原理 目前基于FPGA的全数字CDR（Clock and Data Recovery,时钟数据恢复）多采用数字化过采样法,有同频多相时钟采样和数据延迟链采样两种具体的实现方式。     

一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计

介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。     

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。     

6.25 Gb/s快速锁定时钟数据恢复电路

基于65 nm CMOS工艺,设计了一种6.25 Gb/s时钟数据恢复电路(CDR)。该CDR采用基于相位插值的双环结构和带有快速锁定算法的2阶积分环路实现,支持半速、全速、倍速3种工作模式。其抖动传输带宽在2~7 MHz范围内可调,相位插值精度为2.8°,DNL为1.1°,INL为5.6°。在频差为1.0×10-3时,其锁定速度较传统CDR提高了1倍以上,可应用于满足PCI-E、RAPIDIO协议、短期爆发性传输数据的高速串行接口领域。     

CMOS2.5 Gb/s时钟恢复电路设计

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。     

一种改进型盲过采样时钟数据恢复电路

设计一种改进型盲过采样时钟数据恢复电路。电路主要由并行过采样、滤波整形、鉴相编码和数据选择等模块组成。提出的滤波整形电路可以有效改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力。与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短。