一种基于优化正规基的域元素乘法改进算法

首先讨论了基域GF（2^m）上域元素的乘法运算,给出了优化正规基下乘法的一般计算公式。然后深入研究了Rosing和Ning-Yin算法,提出了一种改进算法和三种预计算方法。最后,分析和测试结果表明该改进算法比Ning-Yin算法提高了约20%。     

基于多项式的大整数相乘算法

为解决超出计算机系统基本整数类型表达能力的整数(大整数)计算问题,以基础算法--大整数乘法为研究对象,根据大整数的表示形式与多项式表示形式上的一致性,结合大整数乘法进位与取模的特点,给出了一种关于大整数乘法的多项式算法.与现有的大整数位乘法进行了比较,证明该算法将大数相乘问题的复杂度降低到位乘法的1/3,并通过程序验证了该算法的性能,其结果与对于它们时间复杂度的分析基本一致.     

基于改进的DBSCAN方法和多项式拟合的雷电短时预测

结合雷电数据自身特征改进DBSCAN方法,提出了一种基于DBSCAN和多项式拟合的雷电预测方法,提高预测的准确性。首先对某一时间段内的雷电数据按密度进行聚类并将每类所有雷电数据的平均坐标作为该类的中心点;然后在下一个时间段使用上一时间段的中心点作为初始选择点进行DBSCAN聚类,重复上述过程直到所有历史数据处理完毕,得到一系列不同时间段不同类别的雷电中心点;最后使用多项式拟合预测接下来的雷电可能发生的中心位置。对雷电监测网提供的雷电数据进行测试,结果表明,在数据充分的情况下,基于DBSCAN方法和多项式拟合的雷电预测准确率较令人满意,实际雷电中心点与预测中心点坐标误差约为0.1(±0.1)。     

基于FPGA的进位存储大数乘法器的改进与实现

提出了一种基于FPGA的进位存储的大数乘法器的改进算法,该算法采用串并混合结构可以在一个时钟内完成多次迭代计算,减少了完成一次运算的时钟数,因此有效地提高了大数乘法器的速度。最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现,给出了192位、256位以及384位的乘法器性能分析,其中,192位可达到0.18?μs,256位达到0.27?μs,384位达到0.59?μs,速度上都提高了3.5倍左右。     

一种基于复合域的ECC的快速乘法器

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点,而有限域上的计算尤其是乘法计算极大地影响其加/解密速度。基于ECC中有限域乘法的重要性,该文给出了一种复合域GF((2m1)m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则,增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期,从而极大地提高了乘法器的计算速度。     

多项式方程的迭代方法

基于韦达定理,给出了求解高次代数方程迭代方法,可同时迭代出所有实解。对其收敛性作了初步讨论。给出了实例以及MATLAB源程序.     

改进的蒙哥马利算法及其模乘法器实现

模乘运算的速度决定了公钥加密系统和众多通信系统的系统性能。通过分析Walter等学者对蒙哥马利算法的研究成果,得到运算精简基2-MMM算法,实现基于运算精简算法的线性脉动阵列模乘法器。在验证改进算法正确性后,对模乘法器进行功能仿真和综合。用TSMC 0.18 μm标准单元库综合,可以工作在200 MHz时钟下,等效单元为42 k门,完成1 024 bit模乘法运算需     

模2n剩余类环上的多项式变换的研究

对模2ⁿ剩余类环上的多项式变换进行了详细的研究和分析。给出了模2ⁿ剩余类环上的m（m≥1）次多项式变换是置换的一个充分必要条件;给出了模2ⁿ剩余类环上的m（m≥1）次置换多项式个数的一个上界。     

二元域多项式基的按字求模算法

介绍了二元域多项式基及其按位(bit)求模算法,给出了一种新的通用的不要预计算的二元域多项式基按字(word)求模算法,由于可以选择不同的字长如8位字长或16位字长等,因而该算法既适合软件也适合硬件。在32位字长PC机环境下,给出了针对特定二元域和模约多项式的简化算法。在大量实验的基础上,对按字求模算法和按位求模算法的运算结果和运算速度的比较结果表明,两者运算结果相同,但前者平均运算速度比后者快30多倍。     

一种改进的基于多项式滤波的稳态检测方法

化工过程的数据中常常含有较多的随机误差和粗差干扰,导致传统的稳态检测方法无法得到准确的结果,从而降低系统故障诊断的可靠性。针对实际的工业过程数据,提出一种融合自适应平滑技术的稳态检测方法,该方法首先以基于导数分析的自适应平滑算法进行降噪处理,消除随机误差的影响,然后引入阈值拟合技术进一步抑制粗差干扰,以多项式滤波方法对数据进行稳态检测,根据测量信号的趋势特征确定过程是否处于稳态。仿真实验研究表明:融合自适应平滑技术的稳态检测方法能够克服传统稳态检测方法中随机误差和粗差干扰对检测结果的影响,进而显著提高稳态检测处理的准确性,检测结果明显优于传统的基于多项式滤波的检测方法。     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

基于FPGA数字乘法器的设计

数字乘法器是目前数字信号处理中运用最广泛的执行部件之一,本文设计了三种基于FPGA的数字乘法器,分别是移位相加乘法器、加法器树乘法器和移位相加—加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。     

基于FPGA数字乘法器的设计

数字乘法器是目前数字信号处理中运用最广泛的执行部件之一，本文设计了三种基于FPGA的数字乘法器．分别是移位相加乘法器、加法器树乘法器和移位相加-加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。     

FSA乘法器的设计与实现

鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现,并在QuartusⅡ上通过了仿真。仿真结果表明基于状态机的与基于逻辑电路的设计相比,在运算过程中产生的功耗以及运算速度上有较大的改善。     

一种嵌入于微处理器的8位乘加器的设计

给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值作为一个部分积参与部分积压缩阵列的累加运算,节省了一级超前进位加法器;压缩阵列采用了一种新型4∶2压缩器,进一步缩短了延时,节省了面积。     

一种改进的Montgomery大数模乘器

文中针对Montgomery模乘算法进行了分析和改进,采用了一种理想的适合于硬件实现的Montgomery算法。根据此算法提出了一种新的脉动阵列结构,有效降低了芯片的面积,提高了模乘的运算速度。基于CMOS的0.6um工艺下,模乘器VLSI实现共用9k个等效门,最高工作时钟频率可达100MHz,完成1024位Montgomery模乘约需4295个时钟周期。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。     

一种32位异步乘法器的研究与实现

提出基于宏单元（macrocell）的异步电路设计流程,由于在流程中尽量与现有的同步电路设计EDA工具兼容,降低了技术难度,提高了开发效率.基于该流程实现了0.35μm工艺条件下的32位异步乘法器.经过与相同工艺条件下,具有相同数据通路结构的同步乘法器比较,异步乘法器的性能与同步乘法器相当,而且面积更小、功耗更低.     

一种低功耗异步乘法器的研究与实现

同步电路由全局时钟信号周期性地驱动计算,而异步电路只在需要的时候才进行运算,因此异步电路具有天然的低功耗优势。当前的解同步异步电路设计方法仅根据同步电路的物理拓扑结构进行异步设计,而没有考虑同步电路的本身功能行为及所处理数据的特点。本文首先分析了物理拓扑结构、电路功能行为及处理数据对低功耗设计的影响,然后设计实现了一款低功耗异步乘法器。实验表明,实现的乘法器相对于传统解同步异步乘法器具有更低的功耗与更高的性能。     

基于跳跃式Wallace树的低功耗32位乘法器

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18 μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。