基于APB总线接口的USART IP核设计与验证

针对传统UART IP核设计中存在的使用场景单一、不能支持同步通信的不足，设计了一款基于APB总线接口的USART外设。采用模块化设计方式通过Verilog语言对APB总线数据传输模块、寄存器组模块、串行数据发送模块、串行数据接收模块、波特率发生模块进行了详细设计，并使用Simvision软件通过UVM验证方法学对电路的异步/同步通信功能进行验证。验证结果表明，设计的IP核在实现异步数据收发的基础上可实现基于SPI协议的同步数据收发，相较于传统的UART IP核设计，具有更强的普适性。     

基于FPGA的UART IP核设计与实现

UART控制器是计算机串行通信子系统和电信领域广泛使用的设备;针对工程应用中UART内部FIFO空间不能满足需求的问题,结合UART的特点以及FPGA设计可移植性的优势,提出一种基于FPGA芯片的嵌入式UART IP核设计方法;对于接收和发送通道分别配置有256字节的先进先出堆栈,有效减小了对CPU资源的占用,提高了IP核性能;而且在每帧数据之间增加字间隔,并通过编程设置字间隔长度,可有效解决不同设备间处理数据速度有差异的问题;利用硬件描述语言VHDL来实现设计,并完成了UART的功能和时序仿真,结果显示设计满足要求,具有良好的使用价值。     

基于FPGA的UART通信接口设计与实现

通用异步接收发送器在嵌入式系统设计以及SOC设计中得到了广泛的应用.介绍了一种以状态机控制为核心、波特率可调整的UART通信接口在FPGA上实现的方法.设计利用Verilog HDL描述完成设计,进行了多种波特率的功能测试,最后给出了FPGA上的综合实现与验证仿真,仿真和综合结果显示整个设计正确、可靠.设计可经过简单修改形成IP核直接移植至系统设计中,提高了设计效率.     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

基于SOC技术设计可复用的异步串行通信接口IP核

基于SOC(system on chip)技术，利用VHDL语言设计开发具有奇偶校验功能、数据位和波特率可调的通用异步串行通信接口IP核。该IP核内置异步接收和发送模块，可直接提供给其它SOC系统设计者使用，减少SOC系统设计的工作量。     

串行异步通讯数据的自适应解调方法

针对计算机串行异步通讯解调电路中所存在的问题,提出了一种自适应解调方法,即接收方在解调时可不必设置波特率,而自动适应发送方的调制信号,并对其进行解调,从而提高了解调的准确性和兼容性,同时简化和省去了有关的解调电路并以Dansas City标准(以下简称K.C标准)为例,论述了实现自适应解调设计方法.     

波特率自适应信号接收装置设计及其FPGA实现

针对当前波特率自适应方法速度慢,使用不方便的问题,提出一种基于单脉宽波特率判别和二进制数据近似的波特率自适应方法。该方法通过单脉宽波特率判别可以实现对任意单个完整数据帧的波特率识别,然后通过波特率转换完成数据接收,从而实现不同波特率下数据的实时接收。设计使用FPGA开发板进行测试,通过上位机将全部数据分别使用不同波特率进行发送,并使用开发板实现了数据的实时准确接收,从而验证了该设计的可行性。     

基于导航基带芯片的UART的设计和仿真

设计了一款带自动波特率检测且误差较小的UART模块,旨在获得良好的通信功能。该模块支持全双工的串行数据传输和红外通信功能,且支持DMA模式以减少CPU的占用时间。UART的发送和接收通道各有一个FIFO模块。最后,利用Verilog语言的硬件实现方法在FPGA平台上进行了验证。     

基于UART的智能卡接口IP核设计

分析了UART核的结构和智能卡的传输协议,提出一种基于UART核的智能卡接口IP核的设计。该设计以成熟的UART核为基础,无需编写异步串口的时序与接口逻辑,仪在串口核中增加收发缓冲器和协议处理等模块,减少了工作量并缩短了开发周期。最后对所设计的IP核进行仿真和实际测试,结果表明该IP核设计正确,运行稳定,适合在多卡系统中应用。     

基于FPGA的仿真系统数据采集控制器IP核设计

介绍了在大型工业模拟仿真系统中,利用FPGA和软IP核实现数据采集及收发控制的方案,并对其进行设计实现.重点阐述了在发送指令和采集接收两种数据流模式下,该IP核的控制处理逻辑及工作状态机的设计及实现.同时,设计仿真测试对其进行验证.经测试验证,该IP核能实现对前端模拟仿真设备状态实时采集并控制的功能,达到了设计目的.     

HDLC协议控制器IP核的设计与实现

介绍了HDLC协议控制器的IP核方案及实现方法,分别对发送和接收模块进行了分析,给出了仿真波形图。该设计采用Verilog HDL语言进行描述,用ModelSim SE 6.0进行了功能仿真。     

LPC1768的全双工UART的软件模拟实现

为了克服目前大部分软件模拟串口方案效率较低、不适用于实时性要求较高的应用场合,且只能在半双工方式下通信的缺点,采用一种新的软件模拟UART思路实现。该思路基于NXP公司Cortex-M3内核处理器LPC1768,软件上充分利用UART发送、接收的共同点进行设计,使得数据帧的发送和接收可以同时在定时器中断服务程序中得到处理;并且为了提高数据的准确性,加入了偶校验功能;为了给应用程序提供方便的接口,设计了发送、接收缓冲区。     

基于FPGA的UART IP核设计与实现

本文设计了一种基于FPGA的UART核,该核符合串行通信协议,具有模块化、兼容性和可配置性,适合于SoC应用.设计中使用Verilog HDL硬件描述语言在Xilinx ISE环境下进行设计、仿真,最后在FPGA上嵌入UART IP核实现了电路的异步串行通信功能.     

LPC1768的全双工UART的软件模拟实现

为了克服目前大部分软件模拟串口方案效率较低、不适用于实时性要求较高的应用场合,且只能在半双工方式下通信的缺点,采用一种新的软件模拟UART思路实现.该思路基于NXP公司Cortex-M3内核处理器LPC1768,软件上充分利用UART发送、接收的共同点进行设计,使得数据帧的发送和接收可以同时在定时器中断服务程序中得到处理;并且为了提高数据的准确性,加入了偶校验功能;为了给应用程序提供方便的接口,设计了发送、接收缓冲区.     

ARINC429总线IP核设计及应用

介绍一种基于EDA技术实现ARINC429总线IP核的设计方法,并给出了在FPGA上的实现结果,以及该IP核在以PCI总线为主机接口的测试系统中的应用。与传统专用芯片相比,该IP核增加了单次或循环发送功能、深度触发主机中断接收,并可实现接收发送通道的多路扩展。经测试及实际应用证明该IP核功能设计高效合理,工作稳定可靠。     

基于FPGA的通用异步串行接口IP软核设计与实现

设计了一种基于现场可编程门阵列(FPGA)的通用异步串行控制器(UART)的IP核,该核符合串行通信协议,具有可重配置、可扩展性、灵活性、兼容性、功耗低的优点,适合于SOC应用。设计使用Verilog HDL硬件描述语言在QuartusII环境下进行设计、综合、布局布线,在Model Sim下仿真,最后在FPGA上嵌入UART的IP核实现异步串行通信功能。     

基于FPGA的UART控制器的设计和实现

文章介绍了一种在现场可编程门阵列(FPGA)上实现UART的方法。UART的波特率可设置调整,工作状态可读取。系统结构进行了模块化分解,使之适应自顶向下(Top-Down)的设计方法。核心部分采用有限状态机(FSM)实现,使控制逻辑直观简单,大幅度提高了设计效率。最后给出功能仿真结果,验证了整个设计的正确性和可靠性。     

基于FPGA的UART控制器的设计和实现

文章介绍了一种在现场可编程门阵列(FPGA)上实现UART的方法.UART的波特率可设置调整,工作状态可读取.系统结构进行了模块化分解,使之适应自顶向下(TopDown)的设计方法.核心部分采用有限状态机(FSM)实现,使控制逻辑直观简单,大幅度提高了设计效率.最后给出功能仿真结果,验证了整个设计的正确性和可靠性.     

基于VERILOG—HDL的简化异步收发器的设计与仿真

该文阐述了通用异步收发器（UART）异步串行通信原理,介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块。该文基于Verilog语言实现了接收器和发送器这两个UART的内部核心功能模块,通过Modelsim对相应Verilog-HDL程序的仿真,验证了其异步串行数字接收和发送的功能。     

基于VERILOG-HDL的简化异步收发器的设计与仿真

该文阐述了通用异步收发器(UART)异步串行通信原理,介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块。该文基于Verilog语言实现了接收器和发送器这两个UART的内部核心功能模块,通过Modelsim对相应Verilog-HDL程序的仿真,验证了其异步串行数字接收和发送的功能。