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在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。 相似文献
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在Blahut提出Reed Solomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和Verilog HDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。 相似文献
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研究了一种改进的RS(Reed-Solomon)时域译码器.分别使用MATLAB和QuartusⅡ软件设计了GF(2M)上的加法、乘法、求逆运算模块,并以这模块为基础,采用修正的欧儿里得算法DCME(Degree Computationless Modified Euclid)与有限域上快速傅立叶变换算法相结合的思想,实现了BS的软、硬件详码.在此基础上以具有3个符号纠错能力的BS(15,9)译码器为例,完成了RS译码器的FPGA设计,并给出了译码过程中各步骤的仿真结果.仿真结果表明,此RS译码器运行效率高,满足实时通信传输需要;具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点. 相似文献
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遵循有限域上多项式的运算规则,使用MATLAB软件设计了GF(28)上的加法、乘法、求逆运算模块,并以这些模块为基础,采用修正的欧几里德算法(MEA)与有限域上快速傅立叶变换算法相结合的思想,实现了RS(255,223)的软件译码。此软件参数可调,可以适应GF(2n)域(n≤8)上不同本原多项式、不同纠错能力的RS码,具有很强的通用性。仿真结果表明,所设计的RS(255,223)译码软件运行效率高,满足实时通信传输需要;并为算法开发、验证和硬件设计调试提供了一种强有力的辅助手段。 相似文献
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该文以BCH(67,53)为例,提出了一种改进的,适合在FPGA上实现的BCH译码算法,并用Xilinx公司Virtext2pro器件实现了BCH(67,53)码的译码。该算法基于BM迭代,与传统的BCH译码算法相比,具有硬件实现简单,运算速度快,消耗资源少等优势。经仿真验证,对于码组中任意小于等于两比特的随机错误都可以给予纠正,且运行可靠。目前,该BCH译码器已成功地应用在DVB-T(数字地面电视)系统中。 相似文献
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考虑到对(255,223)RS码硬件译码器的处理速率的要求,详细地介绍了(255,223)RS码硬件译码器的实现流程,并且分析了影响处理速率提高的瓶颈因素,最终采用了RiBM算法使得硬件译码器的最高仿真处理速率超过340Mbit/s。 相似文献
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结构化LDPC码的高速编译码器FPGA实现 总被引:2,自引:0,他引:2
提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s. 相似文献
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在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。 相似文献
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本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。 相似文献
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基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。 相似文献
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