应用于AVS视频解码器的VLD设计

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码720p/1080i高清AVS码流。     

一种基于SoC平台设计的AVS解码器软硬件分区结构

视频解码芯片的结构因硬件强大的处理能力和软件灵活的可编程功能从硬件转向软硬件分区结构。该文针对AVS标准的算法和解码实现复杂程度,根据软硬件协同设计思想提出了一种结构划分合理的AVS高清视频解码器软硬件分区结构。根据AVS算法的特点该结构将宏块层以上部分的元素解析划归到软件解码中,将宏块层解码划为硬件处理。经验证,该结构设计可实现AVS高清码流解码,并在C语言编写的硬件平台仿真程序中得以实现。     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

应用于AVS视频解码器的VLD设计

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证.用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码720p/1080i高清AVS码流.     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

基于软硬件分区的AVS高清视频解码器结构

硬件的强大处理能力及软件的灵活性和可编程性,使得视频解码芯片的结构从硬件转向软硬件分区结构.作为新兴的标准,AVS视频标准对解码器的软硬件分区结构提出新的挑战.从AVS视频标准算法和实现复杂度入手,提出一种AVS高清视频解码器软硬件分区结构,实现满足基准档次6.0级别的AVS高清视频码流的实时解码,支持灵活的音视频同步、错误恢复、缓冲区管理和系统控制机制.已经在AVS101芯片上实现,硬件采用7阶宏块级同步流水,软件任务在RISC处理器上实现,可以在148.5MHz工作频率下对NTSC,PAL,720p(60f/s),直至1080i(60field/s)节目的实时解码显示.     

基于AVS的软硬件协同可变长码解码器设计

提出一种基于软硬件协同方法的AVS可变长码解码器结构设计.定长码、指数哥伦布码及AVS视频标准特有的基于内容自适应二维可变长码(CA-2D-VLC)均可在该解码器上实现正确解析.通过对19张可变长码表的优化整合,提出一种新的码表设计方法.经验证,新码表相较使用原始码表可将硬件消耗降低30%以上.为确保整个系统设计的合理性和正确性,以RM52J为蓝本编写针对本解码器的验证器,通过对92个一致性测试码流序列解析对比,表明本设计满足AVS视频解码要求.     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

AVS解码器中帧内预测模块的设计与实现

阐述了AVS视频解码器的总体框架,详细分析了帧内预测的原理与算法,提出了一种可行的帧内预测解码器的硬件设计,给出了每一模块的功能和结构的详细介绍,并建立了一种高效的存储机制。通过FPGA平台的验证,表明本设计完全满足AVS标清视频的实时解码要求。     

AVS解码器复杂度分析

为了满足视频解码器设计的需要,对AVS-P2视频解码器进行了复杂度分析[1]。首先根据AVS解码器的内存使用情况进行空间复杂度分析;其次通过计算解码器主要子功能模块的基本操作数从理论上估算解码器的时间复杂度;最后,对AVS解码器在一系列测试序列上的实际计算复杂度进行了统计分析。证明了AVS-P2视频解码器复杂度比H.264视频解码器复杂度更低,更适合于在各种软硬件平台上高效的实现。实验结果进一步验证了对AVS-P2解码器复杂度的分析。     

AVS和MPEG-2熵解码结构与电路实现

针对高清视频AVS和MPEG2解码系统,提出一种新的可复用的熵解码电路。该电路采用复用的结构,每个周期内完成一个AVS/MPEG2码字的解码;采用组合逻辑映射查表技术,不需要存储AVS码表;通过复用解码控制电路,减小了面积。对该模块进行了仿真和综合,在0.18微米工艺下,频率为166 MHz,面积为9k等效逻辑门,存储器使用量为3 kbit ROM。     

基于AVS的远程视频监控系统研究

该文提出了基于AVS视频编码标准的远程视频监控系统,分析了AVS视频编码标准的特点和适用于视频监控应用的优势所在,介绍了远程视频监控系统的整体架构。重点研究了远程视频监控系统所涉及到的视频图像传输、基于内容的图像信息检索与错误隐藏等关键视频技术。这对于今后视频应用系统的开发具有一定的参考意义。     

AVS分数像素插值算法的VLSI实现

基于AVS运动补偿分数像素插值算法,提出了一种新的VLSI结构,满足了AVS基准档次6.2级别(1920×1080,4:2:2,30f/s)高清视频实时解码的要求。介绍了AVS分数像素插值算法,采用一种新的基于移位寄存器的寄存器文件作为内部像素存储器,提高了并行处理效率,并将脉动阵列应用到AVS插值滤波器中,有效提高了运动补偿插值运算的速度。     

基于FPGA的AVS视频解码芯片验证平台设计

针对AVS视频解码芯片仿真和验证的要求,提出了基于FPGA的验证平台框架。该验证平台主要用于对AVS解码芯片进行硬件模块的验证,从而为整个视频解码芯片的开发提供可靠的依据。该平台基于Nios II软核处理器,可使软件模块和硬件模块在一个平台下真正实现软硬件协同工作。基于该平台实现了多个硬件模块和AVS视频解码芯片的验证,其结果证明了该验证平台的正确性和可靠性。     

一种支持H．264和AVS的帧内预测器设计

为了使多标准视频解码器中的帧内预测器能够支持H.264和AVS两种视频标准,在对H.264和AVS两标准中的帧内预测计算模式进行分析,并对各模式计算公式之间相似性进行分析的基础之上,提出了一种支持H.264和AVS两种标准的,可配置的帧内预测值计算硬件架构。该架构由于将大部分预测模式的计算放到一个可配置的计算单元中进行,从而大大减少了芯片资源的浪费。为了提高处理速度,可采用4个相同的可配置的计算单元并行计算,一次计算出4个像素点的预测值。实验结果表明,该硬件架构在FPGA上占用10371个LUTs,频率可以达到150MHz。     

视频解码芯片中去块效应环路滤波的硬件实现

提出了一种支持H.264/AVC和AVS两款视频编解码标准的解码芯片中去块效应环路滤波(Deblocking Loop Filter)的硬件实现结构。这种结构通过采用恰当的片内Buffer管理方式和流水线设计，解决了环路滤波的硬件实现时速度慢的问题，使得效率提高。通过标准的复用，能有效地节省面积。     

AVS视频编码标准技术回顾及最新进展

AVS(audio video coding standard)工作组是“数字音视频编解码技术标准”工作组的简称,由国家原信息产业部科学技术司于2002年6月批准成立.工作组的任务是制(修)订数字音视频的压缩、解压缩、处理和表示等共性技术标准,为数字音视频设备与系统提供高效经济的编解码技术.经过10多年的努力,AVS已经成功制定一系列标准,如AVS1,AVS+和AVS2.其中AVS1和AVS2的说法源于AVS第1阶段和第2阶段的工作或第1代、第2代标准.AVS+是工作组专门为高清数字电视广播制定的一个标准.目前AVS1和AVS+标准已经制定完成并成功应用于许多行业中,AVS2也即将完成.将对AVS的AVS视频标准12年来的技术发展过程给以概述,并简单介绍目前最新一代视频编码标准AVS2关键技术,最后对视频编码技术的未来发展方向予以展望.     

Efficient hardware implementation of 8 × 8 integer cosine transforms for multiple video codecs

The current trend of digital convergence leads to the need of the video decoder that should support multiple video standards such as, H.264/AVC, JPEG, MPEG-2/4, VC-1, and AVS on a single platform. In this paper, we present a cost-sharing architecture of multiple transforms to support all five popular video codecs. The architecture is based on a new multi-dimensional delta mapping. Here the inverse transform matrix of the Discrete Cosine Transform (DCT) of AVS, that has the lowest computational unit, is taken as the base to compute the inverse DCT matrices of the other four codecs. The proposed architecture uses only adders and shifters on a shared basis to reduce the hardware cost significantly. The shared architecture is implemented on FPGA and later synthesized in CMOS 0.18 μm technology. The results show that the proposed design satisfies the requirement of all five codecs with a maximum decoding capability of 60 fps of a full HD video. The scheme is also suitable for low-cost implementation in modern multi-codec systems.