EDA风景线

Synopsys公司于1994～1995年推出了新一代逻辑综合工具BehavioralCompiler,这种行为级综合优化工具能使设计层次由RTL(寄存器传输级)VHDL/Verilog提升到行为级VHDL/Verilog,行为级VHDL/Verilog非常类似于C语言。基于行为级的设计可以优化ASIC/EPGA的体系结构,实现资源共享,提高电路的工作效率,缩减门数,并可以对以往     

数据通路编译器补充了逻辑综合工具

如果使用 Synopsys 公司的设计编译器(Design Compiler)来进行逻辑综合,并在芯片上设计数据通路,最好选用该公心的模块编译器(ModuleCompiler)。使用这种新的综合工具,通过来自高层次结构描述的综合门级描述,就可使用这种新的综合工具来设计数据通路。这种设计流程类似于用RTL Verilog 或VHDL 进行门级逻辑的综合。模块编译器接受一种被写进     

Atrenta的SpyGlass工具被评为2002年100种优秀产品之一

2003年初，Atrenta公司(一家预测分析工具供应商)宣布：该公司的获奖产品SpyGlass预测分析工具，已经被EDN杂志选定作为2002年度的100种优秀产品之一。SpyGlass是从数千种电子产品中，作为EDA门类电子产品的代表被选定的。Atrenta公司为加速复杂SoC、ASIC和FPGA的设计进程提供的一种新设计方法——预测分析方法。它的获奖产品SpyGlass软件工具是第一个可以对在RTL级用Verilog和VHDL编码程序表示的设计进行详细构造分析的工具。它可以核对编码风格、RTL级设计的认可交出、设计重用、时钟/重置设定、DFT(designfor test，可测…     

一组新品

Chrysalis Symbolic Design公司的VERIF Yer 2工具能处理多种设计,从RTL、门到晶体管。这种软件能支援可合成的Verilog RTL,它有一个扩充数据表示,可用于晶体管级电路。它的特点是采用增强算法,可用于验证各种复杂电路。     

逻辑综合模块新工具面世

Ambit公司最近推出一种新的逻辑综合工具BuildGates。BuildGates能够根据数字电路RTL描述综合成门级显示。它把超过10万门的模块作为既定的合成目标,并拥有一个新型静态时序分析引擎(可自动预定时间)和一个高级制图程序。 BuildGates弥补了其他综合工具的不足,其他综合工具仅允许     

支持PolarPro FPGA开发的开发软件 包括Precision Synthesis综合工具、先进I/O和可配置时钟管理器

QuickWorks开发软件的9．8版可对PolarPro超低功耗FPGA系列提供一个完整的设计环境，包括综合、仿真、时序和功率分析，可在Windows98／2000／ME／XP／NT下运行。QuickWorks9．8集成了Precision Synthesis综合工具，VHDL和Verilog综合可对QuickLogic器件进行优化，为RTL和FPGA设计提供内置的电路图观察功能，以使RTL资源的调试更加容易，     

Synopsys公司推出基于SYS—TEMVERILOG的可验证设计方法

Synopsys公司日前宣布,将大力支持Accellera System Verilog语言,以实现更先进的可验证设计(DFV)方法。Synopsys的DFV通过将完整的验证贯穿于整个设计开发过程,从而极大地提高了品质和能力。这一系列成果通过运用先进的验证技术,例如在断言基础上的验证、受约束的随机测试的生成以及形式分析,取得了成功。这套技术与SystemVerilog相结合得出的方法能够在整个设计流程中实现验证。Synopsys公司还宣布了其独特的混合型形式RTL验证工具Magellan~(TM),它与Discovery~(TM)     

Design Compiler 2010将综合和布局布线的生产效率提高两倍

<正>全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司日前宣布:该公司在其GalaxyTM设计实现平台中推出了最新的创新RTL综合工具Design Compiler 2010,它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求,工程师们需要一种RTL综合解决方案,使他们尽量减少重复工作并加速物理实现进程。     

DVB-T接收系统中2k-8k FFT处理器的设计及ROM优化

结合高速、实时快速傅立叶变换的实际需求,设计并实现了一种采用多级级联的同步流水线结构、基于SRAM、SDF(single-path delay feedback)、DIF等结构与方法的2k与8k共享硬件结构的变模FFT处理器.2k/8kFFT处理分解为5/6级基4蝶形单元与1级基2蝶形单元的级联,并对存储旋转因子的ROM面积进行了最优化处理.本FFT处理器整体划分为多个模块,RTL电路全部采用Verilog HDL硬件语言描述,并对其进行了功能一致性仿真验证及RTL综合.     

新一代物理设计工具贯穿物理综合和布线

Synopsys推出新一代物理实现工具Galaxy IC Compiler，它将物理综合、时钟树合成、布线、成品率最佳化与验收(sign-off)相关性等功能整合在一起。该工具将代替Synopsys的物理综合工具Physical Compiler和Astro布线器。作为Synopsys Galaxy设计平台的核心，与该平台中的RTL综合工具Design Compiler一起，构成从RTL到GDSII流程的全面解决方案。     

手把手教你学CPLD／FPGA设讯（九）

VerilogHDL硬件描述语言（续） 1.Verilog HDL的行为语句 Verilog HDL有许多的行为语句,使其成为结构化和行为性的语言。Verilog HDL语句包括：赋值语句、过程语句、块语句、条件语句、循环语句、编译预处理等,如表1所示。符号“√”表示该语句能够为综合工具所支持,是可综合的。     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

信息动态

Mentor Graphics的Precision RTL综合工具 Actel公司和Mentor Graphics公司宣布最新版本 的Mentor Graphics Precision RTL综合工具可在使用 Actel以flash为基础上电即行ProASIC Plus系列 FPGA器件的设计中大幅提升性能。与先前软件版本 相比,使用Precision RTL综合工具的客户预计可提升 时钟频率平均达18％。Precision RTL综合工具完全集 成在Actel的Libero 6.0集成设计环境中,让设计人员 可设定更高的频率,甚至在现有的设计流程中实现更 高的ProASIC Plus器件性能提升。经Actel详细测试, 涵盖达30000个逻辑单元的多种设计。ProASIC Plus 系列器件系统门密度在75000至100万个系统门之 间,它集精细颗粒和单芯片的类ASIC架构与非挥发 性Flash配置存储器于一身,是ASIC以外的理想选择。     

陶瓷衬底在汽车中实现了分布式处理

Mentor Graphics公司推出了基于其CatapultCANSI-C++的综合工具的一款高容量版本,现在,设计师们可以采用它来完成一个基于DSP的完整子系统的原型设计。Mentor公司于2004年推出了其第一版Cata-pultC工具,旨在帮助IC设计师在算法级上进行以DSP为中心的SoC(系统级芯片)设计。与其它依靠特殊语言来运行的ESL(电子系统级)设计工具不同,CatapultC工具把ANSI-C++用作一个输入,并生成了用于硬件设计的RTL(寄存器转换层)基础方案以及一个用于仿真的SystemC事务层模型。Catapult的产品市场经理ShawnMcCloud说:“源描述是严格起作用的…     

一种SD/MMC存储器启动方案在SoC中的设计与实现

本文通过分析嵌入式系统的启动过程,设计实现了基于SD/MMC存储卡的直接启动方案.该方案基于AMBA总线,采用硬件描述语言(Verilog HDL)实现SD/MMC启动控制器,利用EDA工具VCS进行仿真,synplify进行综合,采用Altera公司的FPGA进行验证.全文从系统架构设计出发,详细介绍了启动过程的硬件设计和软件流程,最后给出仿真、综合和FPGA验证结果.     

USB接口引擎的软核设计与FPGA兑现

在USB Open Core的基础上,对USB接口引擎进行RTL级的Verilog HDL语言功能设计和FPGA兑现验证。主要介绍了USB通讯协议的基本原理,根据USB接口引擎的结构框图,说明各功能模块的设计思路和方法,并在ModelSim中进行功能仿真分析,最后下载到Xilinx公司的FPGA中进行综合。     

EDA工具

Verilog'X'Press可接受Verilog网表,并把它们综合成一种门级表示。然后,使用Altera公司的Max+PlusⅡ开发系统,就能对这种门级表示进行优化及配置,并最终形成一个目标器件。这     

Blast Create Magma前端设计解决方案

Blast　Create是 Magma　RTL到 GDS　IC　设计解决方案的一个关键部分,它提供了 RTL到门级布局后可预测的芯片性能的途径。Blast　Create　包括逻辑综合、物理综合、DFT分析和插入、功率优化和静态时序分析并具有统一的用户环境。Blast　Create产生的物理网表(布局)提供了一个RTL设计师和物理设计者之间无缝的传递,消除耗时的后端到前端的时序迭代。     

频率匹配的原理及其硬件实现

本文介绍了一种信号检测的方法——频率匹配，文中详细地叙述了频率匹配算法的原理，用Matlab从理论上证明了算法的正确性，在此基础上用可综合的RTL Verilog模型描述了算法，通过对综合后网表进行仿真，验证了频率匹配算法硬件实现的可行性。最后，根据频率匹配的原理，实现了一种高精度数字频率检测器，并给出了相关的精度值。     

复杂芯片设计的分而胜之之道

从历史上看，设计师都使用一种芯片分级设计法——把芯片分成几个区或功能块一来扩展设计自动化工具的能力。使用分级设计法的优点是能实现并行的RTL(寄存器传输级)和物理设计，因为物理设计可以在网表完成前就开始进行。