Super-High Breakdown Voltage (>1200V) SOI LDMOS with A Buried P-type Layer and A Thin BOX

为探索在薄埋氧层SOI衬底上实现超高耐压LDMOS的途径,提出了一种具有P埋层（BPL）的薄埋氧层SOI LDMOS结构,耐压1200V以上。该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层。当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降。采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1280V的耐压,将BOX层减薄到几百纳米以下又可以改善其热特性。     

基于介质电场增强理论的SOI横向高压器件与耐压模型

SOI(Silicon On Insulator)高压集成电路(High Voltage Integrated Circuit,HVIC)因其具有高速、低功耗、抗辐照以及易于隔离等优点而得以广泛应用。作为SOIHVIC的核心器件,SOI横向高压器件较低的纵向击穿电压,限制了其在高压功率集成电路中的应用。为此,国内外众多学者提出了一系列新结构以提高SOI横向高压器件的纵向耐压。但迄今为止,SOI横向高压器件均采用SiO2作为埋层,且实用SOI器件击穿电压不超过600V;同时,就SOI横向器件的电场分布和耐压解析模型而言,现有的模型仅针对具有均匀厚度埋氧层和均匀厚度漂移区的SOI器件建立,而且没有一个统一的理论来指导SOI横向高压器件的纵向耐压设计。笔者围绕SOI横向高压器件的耐压问题,从耐压理论、器件结构和耐压解析模型几方面进行了研究。基于SOI器件介质层电场临界化的思想,提出介质电场增强ENDIF(Enhanced Dielectric LayerField)理论。在ENDIF理论指导下,提出三类SOI横向高压器件新结构,建立相应的耐压解析模型,并进行实验。(1)ENDIF理论对现有典型横向SOI高压器件的纵向耐压机理统一化ENDIF理论的思想是通过增强埋层电场而提高SOI横向器件的纵向耐压。ENDIF理论给出了增强埋层电场的三种途径:采用低εr(相对介电常数)介质埋层、薄SOI层和在漂移区/埋层界面引入电荷,并获得了一维近似下埋层电场和器件耐压的解析式。ENDIF理论可对现有典型SOI横向高压器件的纵向耐压机理统一化,它突破了传统SOI横向器件纵向耐压的理论极限,是优化设计SOI横向高压器件纵向耐压的普适理论。(2)基于ENDIF理论,提出以下三类SOI横向高压器件新结构,并进行理论和实验研究①首次提出低εr型介质埋层SOI高压器件新型结构及其耐压解析模型低εr型介质埋层SOI高压器件包括低εr介质埋层SOI高压器件、变εr介质埋层SOI高压器件和低εr介质埋层PSOI(PartialSOI)高压器件。该类器件首次将低介电系数且高临界击穿电场的介质引入埋层或部分埋层,利用低εr介质增强埋层电场、变εr介质调制埋层和漂移区电场而提高器件耐压。通过求解二维Poisson方程,并考虑变εr介质对埋层和漂移区电场的调制作用,建立了变εr介质埋层SOI器件的耐压模型,由此获得RESURF判据。此模型和RESURF判据适用于变厚度埋层SOI器件和均匀介质埋层SOI器件,是变介质埋层SOI器件(包括变εr和变厚度介质埋层SOI器件)和均匀介质埋层SOI器件的统一耐压模型。借助解析模型和二维器件仿真软件MEDICI研究了器件电场分布和击穿电压与结构参数之间的关系。结果表明,变εr介质埋层SOI高压器件的埋层电场和器件耐压可比常规SOI器件分别提高一倍和83%,当源端埋层为高热导率的Si3N4而不是SiO2时,埋层电场和器件耐压分别提高73%和58%,且器件最高温度降低51%。解析结果和仿真结果吻合较好。②提出并成功研制电荷型介质场增强SOI高压器件笔者提出的电荷型介质场增强SOI高压器件包括:(a)双面电荷槽SOI高压器件和电荷槽PSOI高压器件,其在埋氧层的一侧或两侧形成介质槽。根据ENDIF理论,槽内束缚的电荷将增强埋层电场,进而提高器件耐压。电荷槽PSOI高压器件在提高耐压的基础上还能降低自热效应;(b)复合埋层SOI高压器件,其埋层由两层氧化物及其间多晶硅构成。该器件不仅利用两层埋氧承受耐压,而且多晶硅下界面的电荷增强第二埋氧层的电场,因而器件耐压提高。开发了基于SDB(Silicon Direct Bonding)技术的非平面埋氧层SOI材料的制备工艺,并研制出730V的双面电荷槽SOILDMOS和760V的复合埋层SOI器件,前者埋层电场从常规结构的低于120V/μm提高到300V/μm,后者第二埋氧层电场增至400V/μm以上。③提出薄硅层阶梯漂移区SOI高压器件新结构并建立其耐压解析模型该器件的漂移区厚度从源到漏阶梯增加。其原理是:在阶梯处引入新的电场峰,新电场峰调制漂移区电场并增强埋层电场,从而提高器件耐压。通过求解Poisson方程,建立阶梯漂移区SOI器件耐压解析模型。借助解析模型和数值仿真,研究了器件结构参数对电场分布和击穿电压的影响。结果表明:对tI=3μm,tS=0.5μm的2阶梯SOI器件,耐压比常规SOI结构提高一倍,且保持较低的导通电阻。仿真结果证实了解析模型的正确性。     

斜埋氧SOI LDMOS高压器件新结构

为了提高基于绝缘体上的硅(SOI)技术实现的横向扩散金属氧化物半导体器件(SOI LDMOS)的击穿电压,提出了斜埋氧SOI LDMOS(S SOI LDMOS)耐压新结构。当器件关断时,倾斜的埋氧层束缚了大量的空穴,在埋氧层上界面引入了高密度的正电荷,大大增强了埋氧层中的电场,从而提高了纵向耐压。另外,埋氧层的倾斜使器件漂移区厚度从源到漏线性增加,这就等效于漂移区采用了线性变掺杂,通过优化埋氧层倾斜度,可获得一个理想的表面电场分布,提高了器件的横向耐压。对器件耐压机理进行了理论分析与数值仿真,结果表明新结构在埋氧层厚度为1μm、漂移区长度为40μm时,即可获得600 V以上的击穿电压,其耐压比常规结构提高了3倍多。     

一种新型高压Triple RESURF SOI LDMOS

提出了一种新型Triple RESURF SOI LDMOS结构,该结构有一个Ｐ型埋层。首先,耗尽层能够在Ｐ型埋层的上下同时扩展与Triple RESURF机理相同,使得漂移区浓度提高,导通电阻降低。其次,当漂移区浓度较高时,Ｐ型埋层起到了降低体内电场的作用,并能够提高漏端纵向电场使得其电场分布更加均匀从而耐压增加。Triple RESURF结构在SOI LDMOS中首次提出。在６微米厚的SOI层以及２微米厚的埋氧层中获得了耐压300V的Triple RESURF SOI LDMOS,其导通电阻从Double RESURF SOI LDMOS的17.2mΩ.cm2降低到13.8mΩ.cm2。当外延层厚度增加时, Triple RESURF结构的效果更加明显,在相同耐压下,相对于Double RESURF,该结构能够在400V和550V的SOI LDMOS中分别降低29%和38%的导通电阻。     

基于自隔离技术的可集成SOI高压功率器件新结构

SOI功率器件的高耐压和高、低压间良好的隔离效果是SOI高压功率集成电路（SOI HVIC）的两项关键技术。本文提出在埋氧层（buried oxide layer,BOX）上表面处埋N岛 (buried n-islands,BNI) 的SOI LDMOS高压功率器件新结构,该结构采用自隔离技术使SOI HPIC中高压功率器件与低压控制电路单元之间达到理想的隔离效果。此外,N岛中的施主离子和位于耗尽N岛间的空穴使BOX层的电场强度从32V/μm增加到113V/μm,同时对漂移区表面电场分布进行调制,最终使器件击穿电压（BV）显著提高。实验测得一个BNI SOI LDMOS样品的耐压为673V,并在SOI HVPIC中表现出良好的隔离特性。     

利用P型场环调节表面电场的积累层LDMOS

提出了一种在N型外延层中带有P型场环的积累层LDMOS。当器件耐压时,N型漂移区中浮空P型场环能调节漂移区的电场分布,以提高器件的耐压。当器件正向导通时,漂移区上方介质层的多晶硅二极管会在漂移区表面形成一层电子积累层,大幅提高器件的导电能力,从而降低器件的比导通电阻。数值仿真结果表明,该LDMOS的比导通电阻从传统结构的371 mΩ·cm²降低到60.9 mΩ·cm²。相比于没有场环的传统结构,该LDMOS的耐压从660 V提高到765 V。     

超薄层SOI高压LVD LDMOS耐压模型及特性研究

针对超薄层高压SOI线性变掺杂(Linear Varied Doping,LVD)LDMOS器件,进行了耐压模型和特性的研究。通过解泊松方程,得到超薄高压SOI LVD LDMOS的RESURF判据,有助于器件耐压和比导通电阻的设计与优化。通过对漂移区长度、厚度和剂量,以及n型缓冲层仿真优化,使器件耐压与比导通电阻的矛盾关系得到良好的改善。实验表明,超薄层高压SOI LVD LDMOS的耐压达到644 V,比导通电阻为24.1 Ω·mm²,击穿时埋氧层电场超过200 V/cm。     

一种RESURF效应增强的高压低阻槽型SOI LDMOS

本文提出一种RESURF效应增强（Enhanced RESURF Effect）的高压低阻SOI LDMOS（ER-LDMOS）新结构,并研究其工作机理。ER-LDMOS的主要特征是：漂移区中具有氧化物槽;氧化物槽靠近体区一侧具有P条;氧化物槽下方的N型漂移区中具有埋P层。首先,从体区延伸到氧化物槽底部的P条,不仅起到纵向结终端扩展的作用,而且具有纵向RESURF效果,此二者都优化体内电场分布且提高漂移区掺杂浓度;其次,埋P层在漂移区中形成triple RESURF效果,能够进一步优化体内电场并降低导通电阻;第三,漂移区中的氧化物槽沿纵向折叠漂移区,减小了器件元胞尺寸,进一步降低比导通电阻;第四,P条、埋P层、氧化物槽和埋氧层对N型漂移区形成多维耗尽作用,实现增强的RESURF效应,可达到提高漂移区掺杂浓度与优化电场分布的目的,从而降低导通电阻且提高器件耐压。仿真结果表明,在相同的器件尺寸参数下,与常规槽型SOI LDMOS相比,ER-LDMOS击穿电压提高67%,比导通电阻降低91%。     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低k(相对介电常数)介质层(variable low k dielectric layer,VLkD)SOI高压器件新结构,该结构的埋层由可变k的不同介质组成.基于电位移连续性原理,利用低k提高埋层纵向电场和器件纵向耐压,并在此基础上提出SOI的介质场增强原理.基于不同k的埋层对表面电场的调制作用,使器件横向耐压提高,并给出VLkD SOI的RESURF判据.借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系.结果表明,对kIL=2,kIH=3.9,漂移区厚2μm,埋层厚1μm的VLkD器件,埋层电场和器件耐压分别达248V/μm和295V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93%和64%.     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低k(相对介电常数)介质层(variable low k dielectric layer,VLkD)SOI高压器件新结构,该结构的埋层由可变k的不同介质组成.基于电位移连续性原理,利用低k提高埋层纵向电场和器件纵向耐压,并在此基础上提出SOI的介质场增强原理.基于不同k的埋层对表面电场的调制作用,使器件横向耐压提高,并给出VLkD SOI的RESURF判据.借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系.结果表明,对kIL=2,kIH=3.9,漂移区厚2μm,埋层厚1μm的VLkD器件,埋层电场和器件耐压分别达248V/μm和295V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93%和64%.     

具有改进的场氧结构和双场板的680V薄膜SOI LDMOS

本文通过仿真和实验研究了一种具有改进的场氧结构和双场板的680V薄膜SOI LDMOS器件。新场氧结构通过“氧化-刻蚀-再氧化”过程形成,该结构所需的总氧化时间较短,且场氧表面与顶层硅几乎平齐。通过在场氧上扩展多晶硅,以及在介质层上形成长的金属场板来达到改善开态电阻的目的。通过设计最优化的漂移区注入掩膜板来实现漂移区线性掺杂分布从而获得均一的横向电场。采用与CMOS工艺兼容的工艺,在具有1.5微米的顶层硅和3微米的埋氧层的注氧键合SOI上成功制备LDMOS器件。测试结果显示,该器件反向击穿电压达680V,开态电阻为8.2ohm.mm2.     

高散热变k介质埋层SOI高压功率器件

针对常规SOI器件纵向耐压低和自热效应两个主要问题,提出了变k介质埋层SOI(variable k dielectric buried layer SOI,VkD SOI)高压功率器件新结构.该结构在高电场的漏端采用低k介质以增强埋层电场,在高电流密度的源端附近采用高热导率的氮化硅埋层,从而器件兼具耐高压和降低自热效应的优点.结果表明,对于k1=2,k2=7.5(Si3N4),漂移区厚2μm,埋层厚1μm的器件,埋层电场和器件耐压分别达212V/μm和255V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高66%和43%,最高温度降低52%.     

低比导通电阻P埋层SOI双介质槽MOSFET

提出了一种带P型埋层的新型SOI双介质槽MOSFET.通过在SOI层底部引入P型埋层作为补偿,在耐压优化情况下增加漂移区的浓度,降低了比导通电阻.MEDICI TCAD仿真结果表明:在281 V击穿电压下,该结构的比导通电阻为4.6 mΩ·cm2,与不带P型埋层的结构相比,在达到同样耐压的情况下,比导通电阻降低了19％.     

高散热变k介质埋层SOI高压功率器件

针对常规SOI器件纵向耐压低和自热效应两个主要问题,提出了变k介质埋层SOI(variable k dielectric buried layer SOI,VkD SOI)高压功率器件新结构.该结构在高电场的漏端采用低k介质以增强埋层电场,在高电流密度的源端附近采用高热导率的氮化硅埋层,从而器件兼具耐高压和降低自热效应的优点.结果表明,对于k1=2,k2=7.5(Si3N4),漂移区厚2μm,埋层厚1μm的器件,埋层电场和器件耐压分别达212V/μm和255V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高66%和43%,最高温度降低52%.     

薄硅层阶梯埋氧PSOI高压器件新结构

基于介质电场增强ENDIF理论,提出了一种薄硅层阶梯埋氧型部分SOI(SBPSOI)高压器件结构。埋氧层阶梯处所引入的电荷不仅增强了埋层介质电场,而且对有源层中的电场进行调制,使电场优化分布,两者均提高器件的击穿电压。详细分析器件耐压与相关结构参数的关系,在埋氧层为2μm,耐压层为0.5μm时,其埋氧层电场提高到常规结构的1.5倍,击穿电压提高53.5%。同时,由于源极下硅窗口缓解SOI器件自热效应,使得在栅电压15V,漏电压30V时器件表面最高温度较常规SOI降低了34.76K。     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低κ（相对介电常数）介质层（variable low κ dielectric layer，VLkD）SOI高压器件新结构，该结构的埋层由可变κ的不同介质组成。基于电位移连续性原理，利用低κ提高埋层纵向电场和器件纵向耐压，并在此基础上提出SOI的介质场增强原理，基于不同κ的埋层对表面电场的调制作用，使器件横向耐压提高，并给出VLkD SOI的RESURF判据，借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系，结果表明，对κμ=2，κIH=3．9，漂移区厚2μm，埋层厚1μm的VLkD器件，埋层电场和器件耐压分别达248V／μm和295V，比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93％和64％。     

薄膜SOI上大于600 V LDMOS器件的研制

针对600 V以上SOI高压器件的研制需要,分析了SOI高压器件在纵向和横向上的耐压原理。通过比较提出薄膜SOI上实现高击穿电压方案,并通过仿真预言其可行性。在埋氧层为3μm,顶层硅为1.5μm的注氧键合(Simbond)SOI衬底上开发了与CMOS工艺兼容的制备流程。为实现均一的横向电场,设计了具有线性渐变掺杂60μm漂移区的LDMOS结构。为提高纵向耐压,利用场氧技术对硅膜进行了进一步减薄。流片实验的测试结果表明,器件关态击穿电压可达600 V以上(实测832 V),开态特性正常,阈值电压提取为1.9 V,计算开态电阻为50Ω.mm2。     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

屏蔽槽SOI高压器件新结构和耐压机理

提出具有屏蔽槽的SOI高压器件新结构和自适应界面电荷耐压模型.该结构在屏蔽槽内产生跟随漏极电压变化的界面电荷,此电荷使埋层介质的纵向电场增加,同时使顶层硅的纵向电场降低,并对表面电场进行调制,因此屏蔽了高电场对顶层硅的影响.借助二维器件仿真研究器件耐压和电场分布与结构参数的关系.结果表明,该结构使埋氧层的电场从传统的3Es升高到近600V/μm,突破了传统SOI器件埋氧层的耐压值,大大提高了SOI器件的击穿电压.     

200 V高压SOI PLDMOS研究

提出了一种200V高压SOI PLDMOS器件结构,重点研究了SOI LDMOS的击穿电压、导通电阻等电参数与漂移区注入剂量、漏端缓冲层、Nbody注入剂量及场极板长度等之间的关系。经过专业半导体仿真软件TSUPREM-4和MEDICI模拟仿真,在0.8μm埋氧层、10μmSOI层材料上设计得到了关态耐压248V、开态饱和电流2.5×10-4A/μm、导通电阻2.1（105Ω＊μm的SOI PLDMOS,该器件可以满足PDP扫描驱动芯片等的应用需求。