三端口64位处理器的VLSI设计

引入多端口处理器的概念并介绍三端口64位ALU及其旋转器的设计方法。为了提高处理器的工作效率,在ALU的每个输入端口设置适当容量的RAM是一种新的尝试。文中介绍了ALU端口RAM寄存器及其管理电路的设计方法。为了适应Windows环境中的多媒体数据的地址分级管理,本文提出“整地址”概念,并相应定义了qword地址和byte地址。文中也介绍了基于分级管理概念的地址发生器的设计方法以及如何使用两个地址发生器管理四种不同地址的设计方法。模块化、总线化结构是本设计的另一显著特点。     

三端口64位处理器的VLSI设计

引入多端口处理器的概念并介绍三端口６４位ＡＬＵ及其旋转器的设计方法。为了提高处理器的工作效率，在ＡＬＵ的每个输入端口设置适当容量的ＲＡＭ是一种新的尝试，文中介绍了ＡＬＵ端口ＲＡＭ寄存器及其管理电路的设计方法，为了适应Ｗｉｎｍｄｏｗｓ环境中的多媒体数据的地址分级管理，本文提出“整地址”概念，并相应定义了ｑｗｏｒｄ地址和ｂｙｔｅ地址。文中也介绍了基于分级管理概念的地址发生器的设计方法以及如何使用两个地     

二维DWT／IDWT处理器的VLSI设计

在本文中，我们设计了基于多分辨分析，适合于硬件实现的二维ＤＷＴ和ＩＤＷＴ实时系统，采用了ｔｏｐ－ｄｏｗｎ的ＶＬＳＩ设计方法，用硬件描述语言ＶＨＤＬ，在Ｓｙｎｏｐｓｙｓ系统中进行了验证和综合，综合结果表明：系统的规模为７１４０单元面积，对于四层信小波变换，数据处理速度约可达到４Ｍｐｉｘｅｌ／ｓ。     

基于VLSI平台的C51处理器仿真与设计

传统ISA处理器内部有限的逻辑资源和外部固定的引脚封装大大的限制了它的应用范围。利用FPGA丰富的逻辑资源实现传统MCU中的各个组成部分,底层采用可配置引脚降低硬件设计复杂度,各模块间采用Wishbone总线结构的方式构建系统,可以达到传统MCU无法完成的要求,具有很好的应用前景。使用硬件描述语言,自底向上设计处理核心80C51,并且与几类通用外设互连组成系统,使用Virtex?Ⅱ Pro系列FPGA进行板级验证。板级验证结果表明实现了既定目标,与标准MCU兼容,系统运行稳定。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

64位MIPS指令处理器的流水线设计

介绍了一种采用64位MIPS指令集CPU的流水线设计。作为SOC的核心，CPU的性能主要取决于指令的执行效率，而采用流水线方式大大增加了指令的执行速度，提高了CPU的性能。该CPU使用五级流水线设计，文中对影响流水线正常执行的各种因素进行了分析，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。     

离散小波变换的VLSI设计

在本文中，我们提出了一种离散小波变换（DWT）及其逆变换（IDWT）的VLSI结构，这一结构利用DWT／IDWT的结构和数值特性大大降低了系统的实现规模，同时由于采用了并行流水线和平衡数据通道等技术，可以获得每个时钟两个数据的处理速度和五个时钟节拍的流水线时延．基于硬件描述语言VHDL的模拟和综合结果表明，采用1．5μmCMOS工艺时，电路的规模为5058单元面积，在最坏情况下，最高时钟频率约可达55MHz，数据处理速度达到110Mpoints／s．     

数字流水Viterbi译码器的VLSI设计

本文介绍了高速数字流水Ｖｉｔｅｒｂｉ译码器的ＶＬＳＩ设计。在符号４值系统的基础上，给出Ｖｉｔｅｒｂｉ算法的新的功能分解公式，并介绍了用于译码器实现的两个重要的快速运算部件ＡＤＤ和ＭＡＸ的原理及其现场可编程（序）门阵列（ＦＰＧＡ）实现。文中详细讨论了译码器的ＶＬＳＩ结构、设计和性能分析。本文给出的Ｖｉｔｅｒｂｉ译码器可塑性强，并具有高度的并行性和很高的数据吞吐率。     

64位处理器IA—64的技术特点

本文着重介绍了下一代处理器Ｍｅｒｃｅｄ的ＩＡ－６４结构所采用的推断技术和风险装栽技术。并对处理器前途作简要评述。     

VMI总线接口的VLSI设计

ＶＭＩ（ＶｉｄｅｏＭｏｄｕｌｅＩｎｔｅｒｆａｃｅ）是多媒体计算机必备的总线接口。文章介绍了ＶＭＩ各种标准模式,ＶＭＩ与ＰＣＩ的连接及数据传输方式,ＶＭＩ设计的总体构思,顶层设计以及数据通道,状态机,直接,间接－１,间接－２三种传输方式的设计方法。以字节交换和状态转移为例给出了ＶｅｒｉｌｏｇＨＤＬ设计的源代码,并比较这两个设计中描述方法的同异。文中提出的简明总体考虑,硬件功能的软化,电路单元复用等概     

VLSI设计中的线延迟问题

本文介绍了等比例缩小对电阻、电容的影响,以及产生对VLSI设计过程中线延迟的影响,建立线延迟模型,推导出线延迟的简略方程。     

实时信号处理用VLSI的容错设计

随着微电子技术的发展,集成电路的芯片面积、集成度愈来愈大。芯片面积及集成度的增大带来了两个问题:一是成品率问题,二是可靠性问题。本文阐述了容错设计在实时信号处理用VLSI中的必要性、意义和研究内容;讨论了二维脉动阵列的容错并给出了算法;讨论了VLSI单元的完全自检查问题,并给出了实现电路;给出了VLSI的成品率与可靠性分析模型;最后分析了模拟结果并给出了结论。     

基于VLIW处理器的高性能数据通道设计及其VLSI实现

本文提出一种新的基于VLIW处理器的层次化数据通道的VLSI结构,通过独特的微码结构,十分方便地得到了具有可配置特征的高速数据通道的控制模型,模型能有效地改善系统扩展所需要的灵活性,适合构建高性能的媒体处理器阵列.运用VHDL语言实现的硬件设计通过了系统仿真.100MHz时钟频率下的最大数据吞吐率可达1.28Gbit/s.     

Cadence和ARM就64位元处理器设计扩大合作

正全球电子设计创新领先企业Cadence设计系统公司近日宣布,同ARM国际科技控股有限公司签订第一份《EDA技术准入协议》,包含基于ARM v8-A 64位架构的ARM Cortex-A50处理器系列。该协议还许可了对ARMv7 32位处理器技术、ARM Mali GPUs(图形处理单元)、系统IP和ARM Artisan工艺库的使用。此项合作将进一步促进ARM和Cadence在移动通信、消费者、网络、存储、汽车和其他终端市场产品领域提供世界一流的节能和高性能应用技术。     

优化VLSI缓冲器功耗的设计模型研究

对优化超大规模集成（ＶＬＳＩ）缓立足点顺的功耗进行了研究,夺于驱动较大负载,在满足缓冲器延迟限度范围内实现系统功耗的最小化,是提高ＶＬＳＩ缓立足点顺性能的关键问题之一,文章发展了关于缓冲器信号延迟、功耗功间的关系,并给出了基于最小延 基础上缓立足点顺功耗的优化设计模型和方法。经ＳＰＩＣＥ模拟验证,该模型苛有效地降低系统功耗和提高系统工作性能,文章贪赃划合理和可行的。     

基于VLSI平台的MIPS处理器仿真与设计

传统ISA处理器由于其内部有限的逻辑资源和外部固定的引脚封装,大大地限制了它的应用范围.使用硬件描述语言,自底向上设计处理核心MIPS,并且与几类通用外设互连组成系统,使用Virtex?Ⅱ Pro系列FPGA进行板级验证.板级验证结果表明实现了既定目标,与标准MCU兼容,系统运行稳定.这样可以依据自己的需求,定制系统以达到传统MCU所无法完成的要求.     

多值逻辑在VLSI设计与测试中的若干应用

本文介绍了多值逻辑在VLSI设计与测试中的若干应用。包括可作为VLSI模拟、设计与分析工具的ECSA理论;改进VLSI可测试性设计的三值扫描设计;具有自校验性能的三中取二值逻辑系统以及基于三值逻辑的制入测试技术。这些多值逻辑技术为VLSI的设计与测试提供了新的工具与途径。     

一种VLSI设计到赋权超图的转换系统

本文基于VLSI划分问题的需要,提出了一种VLSI设计到赋权超图转换算法.该算法解决的关键问题是,它读取和遍历Verilog语言描述的树状结构VLSI设计,将其转换为赋权超图并存储为指定的文件存储格式,从而有效地将VLSI划分问题转换为超图划分优化问题.进而,本文给出了VLSI设计到赋权超图的转换系统（VLSI/Hypergraph Converter,VHC）的处理流程图,并在Windows平台下用C＋＋设计实现了VHC系统.实验及分析表明,该系统能正确地将Verilog语言描述的门级CPU测试用例转换为赋权超图,避免了直接在VLSI线网上进行划分,提高了VLSI划分的效率.     

大幅降低功耗的高性能64位处理器

P．A．Semi（Santa Clara,美国加州）公司准备发布一款高性能的64位处理器,据称可以在同样性能的水平下,将功耗降低到目前产品的1／10。PA6T-1682M通过采用新的架构设计、工艺的改进和先进的时钟管理技术来实现低功耗,芯片上的门控时钟多达15000个。     

PCI总线接口的的VLSI设计

文章讨论从ＰＣＩ（ＰＣＩ－Ｓｌａｖｅ）接口电路的ＶＬＳＩ设计方法。文章从总体设计思路、接口内侧（用户侧）通讯协议的制定、顶层各功能块和状态机等各个角度对从ＰＣＩ接口的设计方法作了较为全面的介绍。并以写通道缓存器为例介绍了一个完整的底层Ｖｅｒｉｌｏｇ ＨＤＬ设计。文章提出的芯片内部“总线－非总线”混合结构、多状态机控制、制定内部通讯协议的几个重点考虑的问题以及协议本身、顶层结构的总体考虑和实现等都可