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全耗尽CMOS/SOI工艺 总被引:9,自引:6,他引:3
对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5~ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5~ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5 ps 相似文献
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利用CMOS/SOI工艺在4英寸SIMOX材料上成功制备出沟道长度为1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路,从单管的开关电流比看,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流.所研制的51级CMOS/SOI环振电路表现出优越的高速度性能,5V电源电压下单门延迟时间达到92ps,同时可工作的电源电压范围较宽,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景. 相似文献
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对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40 ns 相似文献
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对全耗尽CMOS/SOI工艺进行了研究,成功地开发出成套全耗尽 CMOS/SOI抗辐照工艺.其关键工艺技术包括:氮化H2-O2合成薄栅氧、双栅和注Ge硅化物等技术.经过工艺投片,获得性能良好的抗辐照CMOS/SOI器件和电路(包括101级环振、2000门门海阵列等),其中,nMOS:Vt=0.7V,Vds=4.5~5.2V,μeff=465cm2/(V*s),pMOS:Vt=-0.8V,Vds=-5~-6.3V,μeff=264cm2/(V*s).当工作电压为5V时,0.8μm环振单级延迟为45ps. 相似文献
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研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论. 相似文献
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介绍了一种制作在普通体硅上的 CMOS Fin FET.除了拥有和原来 SOI上 Fin FET类似的 Fin FET结构 ,器件本身在硅衬底中还存在一个凹槽平面 MOSFET,同时该器件结构与传统的 CMOS工艺完全相容 ,并应用了自对准硅化物工艺 .实验中制作了多种应用该结构的 CMOS单管以及 CMOS反相器、环振电路 ,并包括常规的多晶硅和 W/Ti N金属两种栅电极 .分析了实际栅长为 110 nm的硅基 CMOS Fin FET的驱动电流和亚阈值特性 .反相器能正常工作并且在 Vd=3V下 2 0 1级 CMOS环振的最小延迟为 14 6 ps/门 .研究结果表明在未来 VL SI制作中应用该结构的可行性 相似文献
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介绍了一种制作在普通体硅上的CMOS FinFET.除了拥有和原来SOI上FinFET类似的FinFET结构,器件本身在硅衬底中还存在一个凹槽平面MOSFET,同时该器件结构与传统的CMOS工艺完全相容,并应用了自对准硅化物工艺.实验中制作了多种应用该结构的CMOS单管以及CMOS反相器、环振电路,并包括常规的多晶硅和W/TiN金属两种栅电极.分析了实际栅长为110nm的硅基CMOS FinFET的驱动电流和亚阈值特性.反相器能正常工作并且在Vd=3V下201级CMOS环振的最小延迟为146ps/门.研究结果表明在未来VLSI制作中应用该结构的可行性. 相似文献
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利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。 相似文献
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Banna S.R. Chan P.C.H. Chan M. Fung S.K.H. Ko P.K. 《Electron Devices, IEEE Transactions on》1999,46(4):754-761
We report the fully depleted (FD) CMOS/SOI device design guidelines for low-power applications. Optimal technology, device and circuit parameters are derived and compared with bulk CMOS based design. The differences and similarities are summarized. Device design guidelines using devices with L=0.1 μm for FDSOI low-power applications are presented using an empirical drain saturation current model fitted to experimental data. The model is verified in the deep-submicron regime by two-dimensional (2-D) simulation. For L=0.1 μm FDSOI low-power technology, optimum speed and lower-power occurs at Vdd=3Vth and Vdd=1.5 Vth, respectively. Optimum buried oxide thickness is found to be between 300 and 400 nm for low-power applications. Optimum transistor sizing is when the driver device capacitance is 0.3 times the total load capacitance. Similarly optimum gate oxide thickness is when the driver device gate capacitance is 0.2-0.6 times the total load capacitance for performance and 0.1-0.2 for low-power, respectively. Finally optimum stage ratio for driving large loads is around 2-4 for both high-performance and low-power 相似文献
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Yamaguchi Y. Nishimura T. Akasaka Y. Fujibayashi K. 《Electron Devices, IEEE Transactions on》1992,39(5):1179-1183
The salicide technology using rapid thermal annealing was applied to MOSFETs on thin-film SOI. Since the SOI film was limited to a thickness of less than 100 nm, the silicidation reaction between Ti and Si atoms on the SOI surface exhibited new features that depended on the initial thickness of the deposited Ti. There was an optimum thickness of as-deposited Ti on silicidation due to the restricted thickness of the Si layer. Beyond the optimum point, the region adjacent to the silicided Si layer works as a Si source to assure stoichiometric TiSi2. The subthreshold slopes and carrier mobilities were not changed by the salicide process. Junction leakage characteristics were slightly degraded; however, the change was small enough for device application. The influence on AC characteristics was well demonstrated for a high-speed CMOS ring oscillator with a gate length of 0.7 μm. The minimum delay time/stage was 46 ps/stage at 5 V. This gives 1.8 times higher speed operation than the controlled bulk CMOS ring oscillators with the same design rule 相似文献
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采用多晶硅栅全耗尽CMOS/SIMOX工艺成功研制出多晶硅栅器件,其中N+栅NMOS管的阈值电压为0.45V,P+栅PMOS管的阈值电压为-0.22V,在1V和5V电源电压下多晶硅栅环振电路的单级门延迟时间分别为1.7ns和350ps,双多晶硅栅SOI技术将是低压集成电路的一种较好选择。 相似文献
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深入研究了亚30nm CMOS关键工艺技术,特别是提出了一种新的低成本的提高空穴迁移率的技术--Ge预非晶化S/D延伸区诱生沟道应变技术,它使栅长90nm pMOS空穴有效迁移率在0.6MV/cm电场下提高32%. 而且空穴有效迁移率的改善,随器件特征尺寸缩小而增强. 利用零阶劳厄线衍射的大角度会聚束电子衍射分析表明,在沟道区相应的压应变为-3.6%. 在集成技术优化的基础上,研制成功了高性能栅长22nm应变沟道CMOS器件及栅长27nm CMOS 32分频器电路(其中分别嵌入了57级/201级环形振荡器), EOT为1.2nm,具有Ni自对准硅化物. 相似文献