基于FPGA的可重构计算技术研究

本文介绍了可重构计算技术的提出和历程,结合器件发展、重构方式和结构模式分析了基于FPGA的可重构计算技术原理,从设计、配置角度探讨了实现技术,并阐述了在多个领域的应用。根据存在的问题,提出了可重构计算技术的发展研究方向。     

可重构计算的硬件结构

首先讨论了可重构计算的基本含义及特点，指出它的实质是突破了通用微处理仅时间维可变，ASIC空间维可变的限制，实现时间、空间两维可编程。其次，系统地综述了基于FPGA的可重构计算硬件结构的基本技术，重点讨论了逻辑单远的粒度及单元间互连的路由问题，最后给出了基于可重构计算的几个典型体系结构框架。     

基于FPGA的动态可重构体系结构研究

提出了一种基于FPGA的动态可重构系统的设计方案。该系统以协处理器的形式与LEON2通用处理器构成主/协处理器结构，并通过寄存器与网络来保存和传递数据流和配置流，实现了二者的优势互补。以具体实验对该方案进行了验证。     

动态可重构技术研究综述

动态可重构技术可使硬件设备在运行时根据不同的计算任务实现不同的功能,在发挥应用程序效率的同时,又能充分利用系统软硬件资源。根据固定器件与可重构器件的关系,可以将可重构系统划分为不同的结构。适应各自结构的特点,将任务合理的分解为软件部分和硬件部分,是高效完成计算任务的基础。当硬件任务较多时,系统需要一个良好的算法来进行调度。最后,可重构系统应该为用户提供一个结构透明的开发平台,使用户可以方便的利用可重构计算的强大能力。     

一种基于FPGA的可重构计算系统设计

介绍可重构计算的概念和基于SRAM工艺的FPGA器件的特点。设计了一种基于FPGA器件的可重构计算系统,着重讲述了该系统的在线重配置电路的总体结构,FIFO、FPGA配置逻辑模块、控制寄存器和控制逻辑等功能模块及系统的工作流程。最后探讨了可重构计算相关研究面临的问题和发展方向。     

FPGA动态部分可重构技术概述

可重构计算是一种新的计算结构,它将通用处理器和专用集成电路的优点结合起来,具有灵活、高效的特点。FPGA的动态部分可重构是指在系统运行中对FPGA的部分逻辑资源实现动态的功能变换,从而提高数字系统集成度、增强灵活性、提升容错能力,同时降低成本和功耗。本文主要介绍FPGA动态部分可重构的原理以及实现动态部分可重构的方法,并着重分析4种常用的实现方法;介绍FPGA动态部分可重构技术目前在国内外的最新发展和应用;对FPGA动态部分可重构的未来研究发展方向做简单介绍。      

可重构计算和可重构计算机技术

现代的国防、科研及社会的很多方面都需要大量的计算,尤其是国防工业对计算的要求更为严格,为国防工业设计的计算机必须速度快、适应性强、可靠性高[l1。然而,现有的计算机不能高速地处理多种应用、达到高效率,究其主要原因是计算机与应用算法的不匹配[z]。     

可重构计算系统的研究与应用

可重构计算系统既具有在制造后的可编程性．又能提供较高的计算性能和计算密度。对可重构计算系统的基本概念以及系统构成概要介绍的基础上,通过一个实例给出了可重构计算系统的一种快速实现方法,与具有相同功能的其他系统相比．这种系统更灵活和高效。     

可重构技术研究现状与发展

可重构计算系统结合了微处理器的软件灵活性和专用ASIC的高效性,兼顾有软件和硬件实现两者的优点。本文从可重构技术的现状出发,介绍了可重构技术的发展、现状及趋势。     

基于FPGA可重构多功能仪器方案设计

针对传统ATS测试中由开关速度慢导致的易造成短路从而损坏测试仪器或被测单元(UUT)等缺点,提出用可重构的多功能测试仪器来代替专用仪器,达到降低测试成本、提高测试效率的目的;文中设计了基于FPGA的信号发生器、数字万用表和频率计等多种功能仪器,并可以重新配置,并重点介绍数字万用表的设计;利用SOPC Builder软件在FPGA中嵌入了NiosⅡ处理器系统实现多仪器功能的集成,利用USB总线完成上位机与下位机的通讯,使人机交互友好;基于可重构理论设计的这种多功能仪器集成度高,有效地解决了仪器功能单一呆板的问题,最终使系统从专用走向通用。     

可重构计算硬件平台的改进设计

针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷,提出一种改进设计。基于支持二维重构区域的Virtex-4现场可编程门阵列(FPGA)芯片,使重构模块放置更灵活、芯片面积利用率更高,通过将单片FPGA和外设集成在一块印刷电路板上,使系统的结构更紧凑,利用FPGA内嵌微处理器减轻通信和访存开销。调试结果表明,改进平台灵活性较高、功能和可扩展性更强。     

面向可重构计算系统的模块映射算法

为消除重构时间对可重构计算系统性能的影响,针对多重构模块,提出一种基于动态部分可重构技术的顺序型应用程序模块映射算法。利用动态可重构技术的高效性和灵活性,通过隐藏重构时间,达到减少程序执行时间和提高系统性能的目的。基于JPEG编码测试实例的实验结果表明,运用该算法实现的模块映射方案其程序执行速度是软件实现方式的3.31倍,是硬件方式的2.59倍。     

可重构体系结构的特征及应用

文章介绍了可重构体系结构的概念、特征和应用。着重介绍了可重构体系结构的分类及其适用领域,可重构计算系统的总体结构特征和可重构处理单元RPU的结构特征,对基于FPGA的可重构系统和其他可重构系统进行了比较,并总结了当前可重构体系结构的优点以及存在的问题。     

基于可重构系统的时域划分技术的研究

可重构计算是一种介于ASIC和通用微处理器之间的新的提升计算机性能的方法,对于数字信号处理、流媒体技术、图像压缩、密码学、生物信息处理等计算密集型方面的应用,可重构计算技术可以发挥巨大的优势。基于具有较少重构时间的实时可编程逻辑器件(如FPGA)的用户可编程性,其可作为多种硬件资源使用。如果其配置信息可以迅速更改,则由逻辑器件实现的硬件功能也可实现迅速切换。硬件资源的大小是有限的,那些超过器件有效硬件资源的较大任务需要通过时域划分来解决。该文对可重构计算以及时域划分的定义、分类,国内外研究现状和常见的研究方法做了详细的描述,并综合分析了一系列时域划分算法并进行了相关比较。     

Mapping a Single Assignment Programming Language to Reconfigurable Systems

This paper presents the high level, machine independent, algorithmic, single-assignment programming language SA-C and its optimizing compiler targeting reconfigurable systems. SA-C is intended for Image Processing applications. Language features are introduced and discussed. The intermediate forms DDCF, DFG and AHA, used in the optimization and code-generation phases, are described. Conventional and reconfigurable system specific optimizations are introduced. The code generation process is described. The performance for these systems is analyzed, using a range of applications from simple Image Processing Library functions to more comprehensive applications, such as the ARAGTAP target acquisition prescreener.     

二维阵列型可重构计算的层次型参数模型

建立可重构计算的高层次结构模型是可重构计算设计空间搜索的一项研究内容。该文提出一种适用于二维阵列型可重构计算的层次型参数模型。该模型分为顶层描述结构、功能模块描述结构、单元描述结构和功能描述结构4个层次。忽略具体结构细节,在较高的抽象层次描述可重构计算的结构特征。应用实例表明,该模型具有较好的灵活性和层次性,能够描述不同架构的二维阵列型可重构计算。     

异构重构计算系统应用任务调度的性能分析

异构重构计算是目前高性能计算的研究热点.由于应用任务的异构性,以及体系结构的可重构性,导致异构重构计算的性能分析非常困难,现有的并行计算性能分析方法不再适用.本文提出一种基于应用任务调度的性能分析方法,该方法以异构重构计算系统模型和应用任务模型为基础,利用异构匹配、重构耦合矩阵,实现应用任务和处理部件的优化选择和耦合匹配,通过调度算法求出应用任务在异构重构计算系统中的完成时间,并进行了实例分析.     

可重构计算混合系统硬件的设计与实现

可重构计算系统中软硬件资源的管理缺乏统一的机制,资源不能被有效利用。为此,设计并实现一种硬件任务模型,为上层软件提供统一的硬件接口,使操作系统能够对软硬件任务进行统一管理,并给出硬件任务下载器的实现结构及工作流程。实验结果表明,该硬件任务模型的运行效率较高,硬件任务下载器能较大地提高硬件任务的下载速率。