单次快脉冲锁存同步机研制

在大动态单次快脉冲高速数据采集系统中,需要稳定、可靠、延迟抖动小的触发信号。本着小型化的目的,本项目研制了一套单次锁存多路同步机,为前端数字化提供延迟可调、脉宽可调、锁存时间长的触发信号。该仪器采用模拟电路和数字电路相结合,基于复杂可编程逻辑器件(CPLD)大大减小了电路板的设计尺寸,接口方便,在辐射快脉冲信号探测中得到较好应用。     

基于CPLD的超低频/超大脉宽信号源的电路设计

介绍了一种基于复杂可编程逻辑器件(Complex programmable logic device,CPLD)设计的超低频/超大脉宽脉冲信号产生器.它的主要功能是产生低频、超低频/超大脉宽脉冲信号,其最大周期Tmax＞1000s,最小周期Tmin=1ms.其脉宽可在1/1000T-999/1000T范围内以T/1000步进调节.输出脉冲f/T__的精确度＜0.02‰__,输出脉冲f/T的稳定性＜±0.01‰.输出脉冲分连续输出和单次手动触发输出.该电路可以输出TTL/TTL和NIM/NIM信号.NIM快信号的上升时间tr＜4ns,下降时间tf＜4ns.我们用复杂可编程逻辑器件CPLD来构建主要部分电路,和常规逻辑器件相比其突出特点是:元件少、成本低、功耗低.     

高分辨小型伽玛相机的数据采集触发电路

本文设计了一个数据采集触发电路,把伽玛相机位置读出信号的峰位检测转化为精度高的过零定时测量.该采集触发电路将输入信号全通滤波成形为一个有过零点的双极性信号,检测其过零点的位置检测峰位,产生触发脉冲,由单稳态触发器调节脉冲的脉宽和延时,用于后端数据采集系统的启动信号.实验证明:该触发电路性能稳定,对信号峰位的定时精度高,适用于高分辨小型伽玛相机的模块化开发.     

肿瘤组织影像监测系统的后继逻辑处理单元

依托中国科学院近代物理研究所的重离子冷却储存环HIRFL-CSR,研制出了肿瘤组织诊断用对扇形正电子断层影像)装置.将简要介绍为其研发的后继电子学处理系统.该系统主要由放大,甄别,多路符合,输出延时可调,输出脉宽调节等电路构成.该系统具有定时精确、结构紧凑、体积小等特点.     

新型多路同步方波脉冲发生器设计

针对大规模信号测量中对多台仪器设备进行时间同步的问题,设计了一种基于可编程逻辑器件CPLD新型多路同步方波脉冲发生器。该脉冲发生器具有三路双极性外触发输入,触发阈值-5.0～4.5 V范围内可调;15路方波脉冲输出,每路输出信号幅值5.0 V、宽度100 ns、前沿<1 ns,触发晃动<1 ns,15路脉冲间的时间分散性<0.5 ns;同时系统能在220 ms时间内自锁,可防止系统在此期间多次触发。     

一种时间-数字转换NIM插件的研制

介绍一种实现时间-数字转换(TDC)功能的单插宽NIM插件的研制.该TDC插件主要包括基于CPLD的13Bit双沿触发计数器与相关逻辑控制电路,基于高速比较器的NIM-TTL电平转换电路,基于ARM微处理器的读数与通讯控制电路,以及电源变换电路等单元电路.它有两组输入端口,分别用于接收来自两个输入端或同一输入端上顺次到达的Start和Stop信号.采用50 MHz基准时钟时,该插件的有效时间间隔测量范围为0～81.91 μs,最小分辨率为10 ns.初步参数测试结果,以及在μ子寿命测量实验中的应用效果均表明,该TDC插件具有线性度好、电路简洁、可靠性高、功耗低,成本低,而且易于升级等特点.     

基于CPLD的多路脉冲形状甄别电路

在前后沿甄别原理的基础上,对脉冲形状甄别电路进行了数字化设计,用高频脉冲计数方法测量信号脉宽,在CPLD内对各路信号进行甄别,实现了多路处理的集成。在信号甄别的过程中,用窗函数代替传统的单边甄别阈,解决了甄别电路处理超大信号的难题,大大降低了系统的误触发和误甄别率。此设计方案在HXMT望远镜电子学系统中得到了成功应用。     

中子墙探测器前端读出电子学电路设计的改进

本文介绍了一种基于复杂可编程逻辑器件设计的大规模探测器前端电子学系统电路,提出了一种优化的电路设计,它的主要功能是对中国科学院近代物理研究所在建的中子墙探测器的输出信号进行处理,实现了多路的信号甄别,能量-幅度装换(QAC),时间-幅度转换(TAC),多道信号输出等功能.突出特点:采用新型DMOS开关,测量精度高、功耗低、速度快、元件少等.在大型探测器阵列前端电子学系统中有着广泛的应用前景.     

输入信号时序鉴别方法与电路研究

简要介绍一种新的输入信号时序鉴别方法与电路。该电路的主要功能是对输入信号的时序进行鉴别和分拣,它可以鉴别出一个输入信号串中包含的各个脉冲的序号,并且产生与各个序号相对应的输出信号。可以鉴别的输人信号的序号为Ⅳ=1,2,3,…,8。适用于多路时间幅度转换器(TAC)和多路时间数字转换器(TDC)系统,其输出信号可作TAC和TDC的停止信号。该电路输出信号的前沿tr≤3.2ns,传输延迟tpd≤20ns．     

基于CPLD多路QAC的逻辑电路设计

主要介绍了多道电荷幅度转换器(QAC)的逻辑电路部分.包括积分控制电路和仲裁电路.用可程逻辑器件CPLD来构建这部分电路,和常规的逻辑器件相比其突出特点是:元件少、成本低、功耗低.并且在速度上完全可以替代ECL器件,适合于构建大型的逻辑电路.     

一种简便的快速定时甄别电路

介绍了一种快速定时甄别器的电路实现。输入可以是各种电平的正相或者负相信号,输出是多路脉冲宽度可调的负相标准NIM信号。这个电路具有较好的定时精度和极小的输出延时,输出脉冲宽度可调,一直在量子信息实验中稳定使用。     

手持式单板500MHz采样率数字化多道设计

针对Cs2LiYC16:CE(CLYC)闪烁晶体、掺硼塑料闪烁体等中子/γ探测器的电流脉冲波形的甄别,需要高速数字化多道脉冲幅度分析器。采用直接耦合方式设计高速模拟前端电路,将高速模数转换器(Analog-to-Digital Converter,ADC)配合现场可编程逻辑门阵列(Field-Programmable Gate Array,FPGA)芯片实现数字化设计,在FPGA内部实现了高速数字滤波、脉冲幅度提取、基线扣除、谱线存储与传输等功能。通过嵌入式的Power PC内核,实现替代外部控制器的复杂时序功能,并挂接通用串行总线(Universal Serial Bus,USB)外设芯片实现与外部计算机的高速双向数据传输。本文还设计了低噪声、大电流的开关电源,最终实现了可脱机独立运行的手持式单板高速数字多道。通过实测数字多道的模拟前端电路大信号带宽达110 MHz,小信号带宽达200 MHz,实时采样率为500 MHz,脉冲计数通过率大于107 s-1,线性度达0.999 8,连接NaI(Tl)、掺硼塑料闪烁体、LaBr_3(Ce)等闪烁体探测器实测谱线合理,满足实际使用要求。     

数字化多道脉冲幅度分析器调理电路设计

介绍了一种适用于数字化多道脉冲幅度分析器(DMCA)的调理电路。该电路具有宽带、高速、抗干扰能力强、参数动态可调等特性。实验表明,该电路能够有效抑制噪声,提高ADC有效位数,可以满足数字化多道脉冲幅度分析系统的需求。     

基于CPLD+ARM的多道脉冲幅度分析器设计

介绍了一种基于CPLD+ARM的多道脉冲幅度分析器的设计方案。通过在CPLD内建立FIFO缓存队列,使数据采集和脉冲幅度分析速度协调,提高核脉冲的通过率;采用STM32F10X固件库开发多道分析器软件,可缩短软件开发周期;高集成度、低功耗器件的应用有助于降低多道分析器的功耗并有利于其小型化。CPLD+ARM的实现方案体现出一定的优势。     

一种具有脉冲宽度甄别的多道分析器

多道分析器剔除脉冲信号中干扰峰的方法一般是采取滤波电路,这不仅增加成本而且增加了电路设计的复杂性。论文提出了一种基于混合信号单片机的具有脉冲宽度甄别功能的多道分析器,利用脉冲宽度甄别技术可以直接剔除脉冲信号中的干扰峰,实现了滤波处理。通过软件与硬件设计实现了具有脉冲宽度甄别的多道分析器,并通过实验结果的比对说明脉冲宽度甄别在脉冲信号处理方面具有的实用意义。     

一种前端ASIC芯片测试系统的设计与实现

介绍了一种专用集成电路芯片性能测试系统的设计与实现,该芯片适用于构建硅探测器前端读出电子学.描述了测试系统主要硬件电路设计,基于CPLD的快读出控制时序发生模块的实现,利用并口线来模拟I2C总线的方法,系统的调试和主要性能的分析.     

FH4-060型高分辨堆积拒绝门

本文介绍一种用于快闪烁探测器能谱测量系统的堆积拒绝门,其分辨时间好于10ns。线路采用更新计时器,定时电容的更新时间包含在门宽度之内,原则上电路无死时间,输入计数率无上限,特别适用于高计数率的场合。电路内附反符合控制输入和门信号放大器,可实现对多道分析器的堆积拒绝和反符合控制。