MIPS系统异常现场分析工具的设计与实现

众所周知,嵌入式系统中CPU的应用快速增长,快速推出新产品并推向市场也变得越来越重要。但是开发和完成一个稳定的产品很困难,特别是复杂的嵌入式系统。在所有的负面影响因素中,嵌入式系统死机是最不能接受的。本文将讨论一种专门用于在一些特定现场解决系统死机问题的有用分析工具。本文通过对为嵌入式应用设计的CPU的异常现场检测机理进行分析,对一种程序运行堆栈分析方法进行介绍。该方法可追溯引起系统异常的代码所在及列出其调用栈清单。为了验证分析有效性并理解导致嵌入式系统异常的原因,该工具可以列出函数/子程序调用树状图,而不用修改正常使用的嵌入式系统产品生成版本。本文介绍的工具已经在MIPS芯片嵌入式系统配置平台MSTAR-7821上进行测试和验证。     

基于ARM核的嵌入式CPU内AHB接口的实现

本文分析了基于芯核的嵌入式CPU设计的特点，提出了设计基于ARM核的嵌入式CPU内AHB接口存在的空洞问题。结合体系的设计，给出了通过改进AHB总线解决这些空洞的方法。最后讨论了嵌入式CPU在硬件上对AHB接口的实现。     

嵌入式CPU的设计与仿真

介绍了用VHDL语言实现嵌入式CPU的模块化设计方法．很好地解决了和原有系统的兼容问题，介绍了用VHDL语言描述嵌入式CPU的实例，说明了模块化的设计思想。     

32位嵌入式CPU中系统控制协处理器的设计与实现

系统控制协处理器是MIPS体系结构CPU中必需的一个单元模块。它最主要的功能就是利用一系列特权寄存器记录当前CPU所处的状态,负责异常/中断处理,提供指令正常执行所需的环境。本文论述了一个实现MIPS4Kc指令集CPU中系统控制协处理器的设计,包括对特权寄存器写操作的实现,精确异常处理机制和全定制后端物理设计。     

总线与总线结构

0226258USB2.0性能特点及其应嗣[刊]/齐邦强//微型机与应用.—2002,21(7).—15～16(L) 0226259基于ARM核的嵌入式 CPU 内 AHB 接口的实现[刊]/江先阳//通信学报.—2002,23(7).—83～90(L)本文分析了基于芯核的嵌入式 CPU 设计的特点,提出了设计基于 ARM 核的嵌入式 CPU 内 AHB 接口存在的空洞问题。结合体系的设计,给出了通过改进AHB 总线解决这些空洞的方法。最后讨论了嵌入式CPU 在硬件上对 AHB 接口的实现。参5     

数字相机的核心—嵌入式处理器

系统公司越来越关注降低设计成 本,把它作为产品达到适合消费 应用价位的一个主要战略。尤其在嵌入式控制与处理领域里,设计工程师正在努力寻找性能和价格的正确平衡点。所以,消费类电子领域和通信领域中的工程设计不再以“不惜工本追求高性能”为准绳,这个老规矩一向是高性能PC和工作站遵循的原则。 在实现价格与性能正确平衡的目标时,嵌入式CPU的灵活性和紧凑的指令集是两个特别有价值的设计手段。嵌入式CPU的灵活性使设计工程师有     

基于SoPC的嵌入式DVR监控系统设计

介绍了基于VW2010编解码芯片、FPGA和Nios Ⅱ CPU的嵌入式MPEG-4 DVR监控系统的模块化设计，并在此基础上进一步介绍了NiosⅡ CPU对VW2010芯片的控制。     

基于FPGA的智能称重测控仪设计与实现

在FPGA芯片上内嵌CPU是用软件编程实现硬件CPU功能,是嵌入式技术发展趋势;在此针对测重系统设计了采样电路、信号调理电路、超重报警电路以及显示电路,同时针对软件嵌入式技术,并以Spartan6XC6SL开发板为核心,编写了软件CPU并成功嵌入Xilin公司的Spartan6XC6SL开发板上的X45-CSG324芯片内,实现了智能小车称重测控仪的设计。     

嵌入式电子地图数据分块组织研究

文章研究了基于嵌入式地图数据分块组织。嵌入式设备相对于PC机,CPU运算速度较慢,内存较小;而嵌入式设备处理大量的数据时,CPU和内存资源相对来说比较紧张。实现基于嵌入式电子地图的功能,数据存取策略比较重要。本文提出了一种电子地图数据分块组织的方法,并且使用双缓冲技术在QT/Embedded平台上实现了嵌入式地图在设备上的漫游,放缩等功能[1-2]。     

方舟CPU体系结构及其嵌入式SOC

在我国的军事和国防领域，国产CPU的使用势在必行。从CPU设计和使用的角度，对目前已有一定应用的国产CPU方舟(Arca)的体系结构和基于Arca2的嵌入式芯片进行了研究和探讨。Arca2 CPU是一款32位的微处理器，他不但具有RISC体系结构的典型特征，同时具有一套全新的高性能、低功耗的指令体系结构。介绍了基于Arca2 CPU的高集成度SOC Arca210，Arca210集成了嵌入式产品所需的大量外设以及PC架构南北桥中的大部分功能，为嵌入式系统的设计提供了一个很好的选择。     

CPU微结构中侦测和防止缓冲区溢出的实现

提出了一种设计在CPU里的侦测和防止缓冲区溢出的硬件方法。在微结构中增加一个秘钥寄生器,用这个秘钥来加密子程序的返回地址。在子程序调用时,加密的返回地址被插入到堆栈帧之间,而明文的返回地址仍然按原操作压入堆栈。这样,返回地址在堆栈中就有了两个拷贝。在子程序返回时,加密明文返回地址并与密文返回地址相比较。如果比较结果不一致,就能确定发生缓冲区溢出,CPU立即触发缓冲区溢出中断来防止攻击。所有与存取加密返回地址相关的堆栈操作、加解密操作和比较操作等都通过在微结构中增加一执行单元来实现。这些操作和硬件改变对软件都是透明的。与一些软件方法相比,提出的方法充分利用执行单元的并行性,从而极大地减少了对性能的影响。     

基于PLC与变频器的编织生产线自动控制系统

文章论述了基于PLC的变频调速系统控制方法以及其在圆织机中的应用实例。PLC的模拟量模块控制变频器实现对主轴电机、提膜电机、送经电机的无级调速,PLC中央处理器处理各电机的速度关系,可以通过人机界面设置需要的纬度,达到不同的产品要求。本系统采用闭环控制,将速度反馈至中央处理器运算补偿传动差,改善传统控制方法,大大降低次...     

CPU的过去、现在与未来

文章叙述了CPU的发展历史及现状,讨论了半导体加工工艺、计算机体系结构和功耗等关键技术问题对CPU技术发展的影响.最后,对CPU的发展前景进行了展望.     

基于GPU+CPU的CANNY算子快速实现

本文提出一种基于GPU+CPU的快速实现Canny算子的方法。首先将算子分为串行和并行两部分,高斯滤波、梯度幅值和方向计算、非极大值抑制和双阈值处理在GPU中完成,将二维高斯滤波分解为水平方向上和垂直方向上的两次一维滤波从而降低计算的复杂度;然后使用CUDA编程完成多线程并行计算以加快计算速度;最后使用共享存储器隐藏线程访问全局存储的延迟;在CPU中则使用队列FIFO完成边缘连接。仿真测试结果表明：对分辨率为1024×1024的8位图像的处理时间为122 ms,相对应单独使用CPU而言,加速比最高可达5.39倍,因此本文方法充分利用了GPU的并行性的特征和CPU的串行处理能力。     

双8051CPU分时主从机技术在窄间隙埋弧焊过程中的应用

由于双丝窄间隙埋弧焊系统状态参数多，单片ＣＰＵ已无法适应于整个控制系统的要求。为了解决此技术难题，本文介绍一种采用双８０５１ＣＰＵ利用分时主－从机处理技术，实施了该系统的微机自动化控制。双８０５１ＣＰＵ一片为从机，另一片为从机。两ＣＰＵ实施各自的处理功能，并利用串行口进行通讯联络。实验结果表明，双８０５１ＣＰＵ分时主－从机技术较好地解决了系统所提出的技术要求，实现微机化控制的系统性能优良，并获得了广泛的推广应用，经济效益显著。     

EDMA在实时图像处理系统中的应用

增强型直接内存存取(EDMA)是数字信号处理器(DSP)中用于快速数据交换的重要技术,具有独立于CPU的后台批量数据传输的能力,能够满足实时图像处理中高速数据传输的要求.以TI公司的TMS320DM642型DSP为例,介绍EDMA控制器的特点.结合实例给出EDMA在图像数据实时传输中的具体控制和实现方法.实验结果表明,通过灵活控制EDMA不仅能够提高图像数据的传输效率,而且能够充分发挥DSP的高速性能.     

基于GPU的高性能并行计算应用

采用基于CUDA（compute unified device architecture,统一计算设备架构）的GPU（graphic pro-cessing unit,图形处理器）与CPU协作处理方法,实现了基于时差最小测量误差的任意站定位算法的实时处理。本方法的处理速度相较于单CPU平台可以提高一至两个数量级,相较于同等处理速度的多CPU平台则体现了开发周期短、费用低、工作量小和可靠性高等众多优势。     

Comparative study of two CPU router time management algorithms in cellular IP networks

Providing good quality of service (QoS) in cellular IP networks is an important requirement for performance improvement of the cellular IP network. Resource reservation is one of the methods used in achieving this goal and is proven to be effective. The main resources to be reserved in a cellular IP network are bandwidth, buffer and central processing unit (CPU) cycles. Router CPU cycle is the time taken by the router to process the packet of the flow before forwarding it to the next router (hop). This paper proposes a model for CPU cycle optimization of routers for real‐time flows in a cellular IP network. The model applies both genetic algorithm (GA) and particle swarm optimization (PSO) as soft computing tools to optimize the CPU cycles and reduces the flow processing time at each router in the route taken by a flow. Simulation experiments illustrate a comparative study of the model.     

用ASIC实现TCP数据流的重组和交付

随着网络带宽的迅速增加,当网络带宽达到吉比特时,如果TCP/IP协议的处理还在主CPU 中进行,由于CPU是通用芯片,处理协议的效率不高,这样不但占用了大量的CPU资源,而且不能充分的利用带宽资源。本文用ASIC实现了TCP数据流的重组和交付,其速度可达到3.2GB。     

由TMS320C54X系列DSP和Cygnal单片机构成的移动数据处理传输系统

一种基于Ti公司低功耗DSP芯片和Cygnal低功耗的混合信号系统级单片机移动数据处理传输系统,它能够采集、处理和通过无线移动网传送和接收数据。该系统以CPU单元为核心,主要由DSP、CPU,GSM三个单元组成。该系统具有体积小、便于携带、功耗低、可使用电池供电的特点,因而主要应用在要求移动数据处理传输的小型或便携仪器上。