基于“魂芯一号”的雷达信号处理机边扫设计

"魂芯一号"(BWDSP100)芯片是一款性能优越的高端DSP处理器,适用于雷达信号处理、电子对抗、精确制导武器、通信保障等领域。针对基于4片BWDSP100芯片和2片ALTERA公司的高端FPGA芯片设计的某雷达信号处理机,用边界扫描测试技术设计了TPS(Test Project Set),以验证BWDSP100芯片的可测试性。同时对该雷达信号处理机的DDR2、FLASH等外围芯片进行了测试有效性验证。经过验证,不仅BWDSP100芯片具有较好的可测试性设计,外围芯片的测试效果也很好,使得该雷达信号处理机有较高的故障覆盖率。     

基于PowerPC的雷达通用处理机设计

介绍了一种高性能雷达通用处理机,以4片PowerPC高性能通用处理器为核心,采用VPX总线标准,符合通用化、标准化、系列化的要求。处理机采用PowerPC通用处理器和RapidIO高速串行接口,具有较强的处理能力和数据交换能力,较好的通用性、可重构性和扩展性;采用VxWorks实时操作系统和VSIPL数学函数库,提高软件开发效率。最后通过合成孔径雷达(SAR)实时成像处理和性能评估,验证了通用处理器替代DSP作雷达通用处理的可行性。     

数字化雷达通用信号处理机设计

本文以4片ADI公司高性能浮点DSP芯片TS201S为核心处理器,结合Xilinx公司高端V5系列FPGA芯片,设计了一种数字化雷达通用信号处理机.处理机通过合理设计总线互联结构、采用高速的串行接口和利用高速电路仿真技术,具有处理能力和数据交互能力强,通用性、可重构性和扩展性好的特点.通过在处理机上实现ISAR实时成像和数字波束形成,验证了处理机的性能和工程实用性.     

一种距离高分辨力雷达实时信号处理机的设计与实现

现代高性能的雷达系统对雷达信号处理系统的计算能力、存储能力以及传输能力等提出了更高的要求。以多片高性能的数字信号处理器(DSP)为运算核心,通过高速数据连接网络构成的并行信号处理系统能够满足系统的高速复杂的运算以及大的数据吞吐量的要求。本文在详细分析某型距离高分辨力雷达信号处理机的需求的基础上,提出了适合该雷达信号处理机的系统结构,并采用8片ADI的超高性能浮点DSP芯片—ADSP-TS201S为核心设计并实现了一种高速实时并行信号处理机。该处理机的设计充分考虑了雷达实时信号处理的特点,遵循可编程、可扩展、可重构的原则,为系统性能的提升提供了较大的空间,并可用来构造多种不同需求的雷达信号处理系统。目前,该信号处理机已经调试成功并通过了外场试验。     

基于FPGA和DSP的被动雷达信号分选处理器的设计

介绍了基于DSP和FPGA的末制导雷达信号处理机分选软硬件的设计及实现,该系统以一片DSP为主处理器,配合FPGA及其他外围电路用于实现雷达信号的分选跟踪。由于采用DSP＋FPGA,不仅很好地实现了实时性,而且系统集成度高,可靠性好,易于修改,使用灵活,因此具有较强的实用价值和参考价值。     

新一代通用机载雷达信号处理机的实现

为提升机栽雷达信号处理机多通道、并行、大运算量的实时处理能力,基于DSP+FPGA结构采用模块化设计构建的新一代雷达信号处理机,符合"通用化、系列化、标准化"的要求,并且根据软件雷达的思想,通过改变算法和软件,使其适应不同的工作环境和任务需要.高性能DSP TS201和大容量FPGA为核心实现的新型通用机载雷达信号处理机的通用平台,主要实现数字脉压、FFT,CFAR,SAR/ISAR等算法.     

基于4G4平台的雷达信号处理机设计

本文基于4G4处理模块设计了一种雷达信号处理机。4G4处理模块以四片高性能FreeS—eale公司G4芯片MPC7448为核心处理器,并结合了一片Xilinx公司FPGA芯片XC5V110T。文中介绍了4G4处理模块的技术特性,并给出具体的软件设计和工程实现方案。基于4G4平台的信号处理机通过合理设计的VPX总线互联结构、RocketIO高速串行接口、以及新一代通用G4芯片来实现信号处理的全部功能。其处理速度快、支持Vxworks实时操作系统。与传统的TS201平台相比,具有硬件结构体积小、程序易调试、可靠性和可雏护性高的优点。     

基于ADSP TS201的雷达通用信号处理板的设计

为了缩短信号处理系统的研发周期,需要一个通用的信号处理硬件平台,只通过设计软件就可以满足不同雷达系统的需求。采用高性能DSP和FPGA为主要芯片设计通用信号处理板,多片DSP通过链路口及总线共享的方式,可以同时进行数据的交互和处理,运算能力强。 FPGA与DSP之间也具有链路口及总线通道,可以将多种接口形式的数据通过转换与DSP进行数据交换。 DSP和FPGA相结合既满足了信号处理的数据处理能力,又拥有多种数据接口方式,适合不同雷达系统信号处理的应用,具有一定的通用性。     

某雷达信号处理板的硬件设计与实现

现代雷达技术的发展越来越倚重于信号处理,针对雷达信号处理要求的数据量大、实时性高的特点,提出了一种基于双FPGA和DSP的高速数据采集处理系统设计方案,FPGA采用XC2V1000-4FG456芯片,DSP选用ADSP-TS101芯片,并对信号处理板的主芯片和辅助外围电路进行了说明。该系统运算能力强,且具有较强的通用性。     

数字阵列雷达并行信号处理算法及实现

在某型号数字阵列雷达信号处理机的研制过程中,针对多波束、多任务下实时运算的难题,基于分布式多DSP处理器平台研究了数字阵列雷达的并行算法实现,采用多通道并行和通道内流水并行的处理方案进行算法分配和映射,成功完成了系统设计。实验结果表明,该系统具有较好的实时性、并行性和可扩展性。     

基于ADSP_TS201的雷达信号处理机设计

开发了一套以4片TS201和一片FPGA为核心的雷达信号处理系统。DSP仅通过链路口实现点对点通信,内存空间独立。系统仅用一副板卡即完成了雷达数据处理,使其具有硬件结构简单、体积小、程序易调试、整体可靠性高等特点,可以实现副瓣对消、四路信号的脉冲压缩与动目标检测等功能,该系统已成功应用于实际工程中。     

基于TS201平台的雷达信号处理机设计

以ADI公司高性能浮点DSP芯片TS201为核心处理器,结合Xilinx公司VIRTEX-IIPRO系列FPGA芯片设计的2片DSP数据缓存板和4片DSP主处理板,设计了一种雷达信号处理机。该信号处理机中,DSP芯片仅用链路口完成相互间点对点的通信,各自的数据总线互补相连,存储器空间地址彼此独立。系统具有硬件结构体积小,程序易调试,整体可靠性高的优点。     

ADSP21160的多处理器系统在雷达信号处理器中的应用

介绍了利用4片ADSP21160构造的高速雷达信号处理器，并探讨了由链路口构成的松耦合多处理器系统，实现了雷达信号处理器对目标定位和搜索的MUSIC算法，通过研究高效并行处理技术和高速可靠的数据传输方法，确保了MUSIC算法的可行性和实时性。此多处理器系统已成功应用到了某雷达信号处理系统当中。     

基于DSP+FPGA的高速数字信号处理平台的电源设计

介绍了一种高速数字信号处理平台的电源设计实现方案,主要是基于FPGA DSP的结构实现高速数字信号处理。该方案采用先进的FPGA,DA转换器和DSP芯片,通过对DSP芯片和FPGA芯片及DA芯片的正确供电和电源监控来实现具有通用性、可扩充性的硬件平台,并对电源设计中的多项关键参数进行分析与阐述。     

基于TMS320C6701的某警戒雷达信号处理机的实现

介绍了某警戒雷达信号处理系统的设计与实现。该系统为基于两片高速浮点DSP（TMS320C6701－167）的单板系统,充分利用了TMS320C6701强大的运算能力完成了雷达信号处理机的主要功能,避免使用以往设计中所需要的专用FFT芯片、乘法器芯片及其它专用的运算芯片。与过去的雷达信号处理机相比,该系统设计简洁、灵活,降低了成本,提高了系统的可靠性。     

Tiger SHARC DSP在雷达信号处理中的应用

ADSP Tiger SHARC 101S数字处理器是美国Analog Device公司最新推出的定／浮点信号处理器，该处理器对大的信号处理任务和通信结构进行了专门的优化，能够方便实现多片并行处理系统扩展。介绍了Tiger SHARC DSP芯片的主要特点，并用多片Tiger SHARC DSP芯片构成了一个典型的通用雷达信号处理系统，估计了系统的运算量，讨论了DSP复位波形的要求以及与CPLD配置芯片的关系，说明了DSP的电源供电和功耗的计算方法。该系统具有结构灵活、可编程性好、可扩展性强的特点。     

Fully Pipelined Soft Vector Processor as a CPU Accelerator

FPGA based soft vector processing accelerators are used frequently to perform highly parallel data processing tasks. Since they are not able to implement complex control manipulations using software, most FPGA systems now incorporate either a soft processor or hard processor. A FPGA based AXI bus compatible vector accelerator architecture is proposed which utilises fully pipelined and heterogeneous ALU for performance, and microcoding is employed for reusability. The design is tested with several design examples in four different lane configurations. Compared with Central processing unit (CPU), Digital signal processor (DSP), Altera C2H tool and OpenCL SDK implementations, the vector processor improves on execution time and energy consumption by factors of up to 6.6 and 6.4 respectively.