滑动相关法伪码捕获的FPGA实现

扩频伪码相位的捕获技术是扩频通信的关键技术之一。在直扩扩频伪码序列的相位捕获原理基础上,结合在实际系统中的应用条件,详细分析了非连续相位滑动捕获的方法,提出了一种全新的采用锁相环控制时钟的方法,并给出了一个在实际系统中成功应用的捕获电路,最后还对其工作过程进行了完整的分析说明。     

基于FPGA实现扩频码的捕获

通过对伪码捕获原理进行分析以及对各种捕获方法进行比较,确定一种性能好、易实现的串并混合搜索捕获方案。并给出了一个在实际系统中成功应用的捕获电路,用Modelsim对伪码捕获电路部分模块的性能进行了仿真。     

基于滑动相关检测法的伪码同步研究

文章介绍了滑动相关检测法的基本原理,对用时钟脉冲加减法来调整本地伪码相位的过程进行了说明。采用systemview软件构建了滑动相关的伪码同步捕获仿真模型,通过仿真波形可知,滑动相关检测法可以很好地完成伪码的同步捕获。     

两级相干累加伪码捕获算法的FPGA实现

针对现场可编程门阵列(FPGA)实现的伪码捕获算法中存在逻辑资源消耗大、频率估计精度差、判决门限计算复杂等问题,首先提出利用直接II型匹配滤波器结构实现第一级相关运算,做到逻辑资源与计算时间之间的平衡;然后提出利用线性调频Z变换(CZT)代替离散傅里叶变换(DFT)实现第二级相干累加,提高了频率估计精度并减小了频谱泄露;最后通过对判决量进行统计分析,给出了判决门限的自适应设置方法,并验证了其有效性。     

基于FPGA的PN码捕获的设计及实现

PN码捕获技术是扩频通信的关键技术之一,针对扩频通信中长伪码序列的快速捕获问题,伪码相位大范围不确定的搜索,串行捕获需要大量的时间,这对实时性要求高的扩频接收机用户是无法忍受的,并行捕获电路结构比较复杂,实现起来有一定的难度,而且占用大量的资源。文中提出了一种基于FPGA的扩频信号快速滑动相关捕获方法,来解决低信噪比条件下长伪码序列的捕获问题。文中着重论述了该系统的FPGA实现原理,并且基于FPGA进行开发,调制出了该系统的仿真波形,达到了理想的效果,实际应用中有效地改善了系统的性能。     

扩频码捕获及其FPGA实现

介绍了直接序列扩频通信中m序列的构造及其滑动相关同步捕获方法,并对其同步时间和抗噪声性能进行了理论分析和实验比较。结果表明,滑动相关法在直接序列扩频码同步捕获中具有优越的抗噪性能。文章同时给出了MATLAB的抗噪声估计及其滑动相关法的FPGA实现方法。     

PN码滑动相关捕获方法的改进

在扩频通信中,PN码的同步一直是研究的重点和难点.同步包括两部分:捕获和跟踪.捕获是实现同步的第一步,为了适应不同的环境,人们研究出了许多捕获的方法,其中,滑动相关捕获法是一种最简单、最实用的方法.针对该方法捕获时间较长的不足,提出了增加一个相位搜索控制器的方法来改进PN码捕获电路.在完全不影响其优点的情况下,缩短了捕获时间,使其捕获时间变为了原来的3/4,在工程中有重要的应用价值.     

伪码在大动态多普勒条件下的快速捕获

本文讨论了在大动态多普勒条件下实现伪码快速捕获的原理，对比传统的伪码捕获方法，提出了一种快速捕获算法，并结合可编程逻辑器件（FPGA），给出了可行的方案。     

基于前置三阶相关检测的高性能直扩伪码捕获

为了提高无线电导航系统长伪码序列的检测概率,同时降低捕获时间,提出了一种带前置三阶相关检测的伪码捕获算法,即根据伪随机码和高斯噪声的三阶相关特性,首先实现本地伪码与接收伪码序列的码元相位同步,再用传统捕获方法进行伪码相位同步.理论分析和仿真结果表明,该方法能够有效提高捕获过程的检测概率,并降低捕获时间.     

伪码测距中码跟踪环的FPGA实现

码跟踪环的设计是伪码/载波相位联合测距系统的一个关键环节.分析了伪码跟踪环路的结构,利用查表法、二阶环路分别对NCO和环路滤波器等关键部分进行了设计,并给出了相应的电路结构.系统仿真与FPAG片上测试结果表明,实现了伪码准确、实时跟踪,跟踪到的伪码相位误差小于载波相位的周期长,设计的跟踪环具有一定工程应用价值.     

GPS C/A码平均相关捕获算法的FPGA设计

利用快速傅里叶变换（FFT）在频域实现循环相关是一种GPS C/A码快速捕获方法,但在现场可编程门阵列实现时资源消耗大,且要求计算点数为2的整数幂次。为此,采用平均分组,以更小FFT计算模块实现循环相关,完成C／A码捕获,即平均相关法,解决了资源消耗大和计算点数问题。通过使用硬件描述语言完成了平均相关法的FPGA实现,经过ModelSim和MATLAB仿真结果的比较,验证了平均相关法的正确性。     

中长帧非规则LDPC码译码器的FPGA实现

LDPC(低密度奇偶校验码)是一种优秀的线性分组码,是目前距香农限最近的一类纠错编码。与Turbo码相比,LDPC码能得到更高的译码速度和更好的误码率性能,从而被认为是下一代通信系统和磁盘存储系统中备选的纠错编码。简要介绍了适于硬件实现的LDPC码译码算法,并基于软判决译码规则,使用Verilog硬件描述语言,在X ilinx V irtex2 6000 FPGA上实现了码率为1/2、帧长504bit的非规则LDPC码译码器。     

非规则LDPC码编码器的FPGA实现

文中硬件实现了一种非规则的低密度奇偶校验码在一定的约束条件下,利用具有一定结构的校验矩阵来降低编码复杂度的LDPC码,并给出了编码器设计实现原理、结构和基本组成。在Quartus 9.0软件平台上采用基于FPGA的Verilog硬件描述语言,在Altera的Cyclone系列型号为EP1C6Q240C8N的芯片硬件平台实现了整个编码过程中所有模块的功能,并通过Matlab验证了编码结果的正确性。同时,该编码方案还可灵活应用于不同码长的系统中。     

适用于短码捕获的匹配滤波器的实现结构

扩频码（伪随机码,PN码）捕获是扩频通信中扩频码同步的一个重要环节,基于匹配滤波器的捕获方法具有捕获时间短的优势,比较适合短码的捕获和实时通信的场合。为解决数字匹配滤波器资源占用多的问题,根据扩频码取值的双极性特性,针对数据过采样的应用场合,提出了一种基于FPGA实现的数字匹配滤波器的结构。该结构为两级滤波器形式,无乘...     

基于状态机伪码快速捕获的研究

在扩频通信系统中,长伪码序列的快速捕获是一个关键问题。针对传统捕获方法捕获速度慢、消耗资源多的缺点,提出一种基于状态机的新型伪码快速捕获方法,介绍了状态机伪码快速捕获方法的原理并在FPGA上实现了快速捕获。仿真结果表明,和传统的串行捕获方法相比,该算法在不降低捕获速度的基础上消耗更少的资源。     

基于FPGA伪随机码发生器的实现

文章讨论了在FPGA上利用线性反馈移位寄存器实现伪随机码发生器的方法,运用VHDL语言描述各部分的设计,这样不但利于随时修改而且还节省了设计的周期和简化了整个设计。此设计以Altera公司的QuartusⅡ为开发平台,经逻辑综合、布局布线后,适配到FPGA芯片中,给出了仿真结果,最后还给出了在示波器上显示的波形及其相关的分析。     

航天扩频测控系统中伪码捕获方法研究

 针对航天扩频测控系统的捕获需求,提出一种能够降低谱峰衰减且具有较高频率估计精度的FFT伪码捕获方法.在部分匹配滤波过程中采用汉宁窗对数据加权后再累加,以减小谱峰衰减.采用插值FFT估计多普勒频率,以提高频率估计精度,根据不同测控环境下伪码捕获的特点,分析比较了抛物线插值法和改进的Rife法两种插值算法.理论分析和仿真结果表明,改进方法能够减小FFT输出的峰值衰减,提高多普勒频率估计精度.     

基于滑动相关峰检测的混沌码同步法

混沌无线数字通信是未来高安全高保密无线通信的重要发展方向,而混沌码同步是其核心技术之一。该文根据混沌无线通信特点,提出一种基于滑动相关峰检测的混沌码同步方法。针对非周期混沌码同步,设计了在混沌码同步3个约束条件下的相位延迟控制模块,搭建了基于Logistic序列的同步系统动态模型,并进行了仿真。仿真结果表明,该方法可实现收发两端混沌码同步,同步速度快,抗噪能力强,有效地解决了混沌无线数字通信中的同步方法问题。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。