一种用于异步流水线环性能分析的排队网络近似分析算法

异步电路的性能评测一直是异步电路设计技术研究的难点所在。本文提出了异步流水线环的一种排队网络近似分析算法。首先将异步流水线环建模为闭合阻塞排队网络,再使用近似分析算法分析阻塞排队网络的性能,包括吞吐率、响应时间等,进而得到异步流水线的吞吐率、周期时间和延迟等性能参数。通过将本文算法的计算结果和数值计算得到
的精确结果进行比较,证明了该算法的正确性和有效性。     

基于多现场可编程门阵列异构平台的 流水线技术优化方法

该研究提出了一种基于多现场可编程门阵列异构平台的流水线技术优化方法。首先,基于二 分法思想对任务进行划分,使任务量尽可能均衡地部署在不同现场可编程门阵列单元中,从而提高板 级流水线均衡度;其次,针对板间传输延迟进行了流水线结构的优化,在板间延迟较大时,将板间延 迟作为流水线的一级可以提高平台吞吐率;最后,并行优化计算单元内部模块,并通过数据关系重 排、循环展开、循环流水线等手段充分利用现场可编程门阵列计算资源,提高吞吐率和能效比。采用 AlexNet 网络为例进行的验证结果显示,与优化之前的流水线结构相比,改进后的流水线结构吞吐率 提高了 215.6%,能效比提高了 105.5%,单次任务运行时间减少了 36.6%。     

提高硬件多线程处理器性能的方法

在当今的网络处理器中，为了提高吞吐率、实现高性能，部分处理器采用了流水线技术和硬件多线程技术。支持硬件多线程不仅有效地隐藏了访存延迟，而且略去了线程切换时线程相关信息的保存与恢复，减少了线程切换的开销，从而提高了性能。然而硬件多线程并未能彻底消除线程切换的开销，线程切换时仍需要清除与重载流水线，这将浪费一定的时钟周期，不能充分利用多线程带来的好处。该文在IXP2400网络处理器的基础上，提出了一种新的设计方法，使得线程切换时略去了清除与重载流水线的环节，减少了这部分的开销，从而提高了处理器性能。     

一种动态分配虚拟输出队列结构的片上路由器

传统虚通道流控技术的片上路由器通过增加虚通道缓解排头阻塞引起的链路吞吐率下降以及网络拥塞的同时,面临缓冲区低利用率、仲裁开销较大等问题.而动态虚通道流控的片上路由器虽可通过动态管理缓冲单元,提高缓冲区利用率与链路吞吐率,但却不可避免流控与仲裁逻辑复杂度与开销的快速增长.为了提高链路吞吐率与缓冲区利用率,获得较好的性能与开销折中,提出一种动态分配虚拟输出队列结构的片上路由器DAVOQ,该结构通过快速链表动态组织虚拟输出队列,同时使用超前路由机制以简化仲裁逻辑,优化流水线.模拟与综合的结果表明,相比传统虚通道路由器,DAVOQ路由器改善报文传输延迟与吞吐率的同时,在0.13μm CMOS工艺下,节省了15.1%的标准单元面积与12.9%的漏电流功耗;而相比动态虚通道路由器,DAVOQ路由器能够以较小的吞吐率损失获得可观的延迟改善,同时节约15.6%的标准单元面积与20.5%的漏电流功耗.     

高吞吐率浮点FFT处理器的FPGA实现研究

受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在（512＋10）＊10=5220周期内完成。     

高基Montgomery模乘阵列结构设计与实现

提出了两种高基Montgomery模乘线性阵列结构。两种线性阵列结构分别利用两种不同的并行化开发方法，沿不同的循环维度进行任务分配和调度，都能够充分开发算法的流水线并行。在Xilinx XC5VLX330 FPGA上实现了两种256位宽、基为216的模乘阵列结构。实验结果表明，两种结构具有84个时钟周期的延迟，吞吐率分别为1/17和1/21，与相关结构相比吞吐率更高。两种结构在性能和实现代价间能够达到合理平衡。     

分析ARM流水线关键技术分析与代码优化

随着科学技术水平的不断提高,在微处理器的结构体系中,流水线技术因为自身的优良特性逐渐被重视和运用。因为流水线技术的广泛应用,对于它的理论研究也显得十分重要,其体系理论体系包括了流水线技术的具体分类,各项性能指标(吞吐率、加速比、效率)以及技术规范等,可谓庞杂。以ARM7和ARM9两种处理器系列为重点,对其使用的三级流水线和五级流水线的工作原理进行了分析,并阐述了在不同情况下的流水线运行状况,结合实际提出了一些代码优化,提高性能的方法。     

高速可配RSA加速器设计与实现

为实现高速可配RSA硬件加速器,提出了一种基于基—64蒙哥马利算法的模乘器流水线架构及其对应的可配置存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效地实现256位到2048位的RSA运算。实验结果表明:与其他相关工作比较,提出的流水线架构能够取得较好的性能和资源消耗比,加速器在模乘器性能和数据吞吐率方面有明显提高。在73 k门硬件资源下,在1024位RSA运算情况下,实现了333 kbps的数据吞吐率。     

多信道无线Mesh网络的实现及其性能分析

通过搭建基于IEEE 802.11b/g协议的无线Mesh网络实验床,测试无线链路的吞吐率和延迟。实验结果表明,无线链路延迟随跳数增加而增加。利用多发射多信道的网络架构,在无线链路各跳间实现并行传输数据,保证了端到端的吞吐率,使网络性能不会因为无线跳数的增加而明显衰减。     

基于组件的虚拟仪器软件系统设计

本文介绍了组件技术和虚拟仪器软件系统,讨论了采用组件技术开发软件的优势,并结合组件技术模型设计了一种虚拟仪器软件系统基于组件的应用模型。     

海底管线检测系统的集成及实验研究

通过对虚拟仪器与全新的开放性、模块化仪器总线规范－PXI技术和特点的分析，提出了基于PXI的海底管线检测的虚拟仪器系统集成方案，设计了硬件与软件方案，利用LabWindows/CVI对该系统进行了编程。     

基于在网计算加速的拜占庭容错算法

拜占庭容错算法是一类能够容忍各种形式的软件错误和安全漏洞的容错算法,对云计算的可靠性保障有着重要意义与其他容错算法相比,拜占庭容错算法稳定性更高,但是其性能表现低下,不能满足当前系统对高吞吐、低延时的需求在网计算是一种以数据为中心的体系结构,它用网络承担部分计算功能,使数据在流动过程中获得处理,从而提高系统性能为解决拜...     

基于虫洞路由的无HoL阻塞环形架构

提出一种基于虫洞路由的无HoL阻塞环形片上互联网络架构,实现了在不消耗太多资源的前提下,用一级流水线以类虚拟输出队列的方式完全消除队头阻塞和死锁。评估不同参数下该环形架构的性能,与CELL EIB等环形实现相比,该架构以单数据包仅11周期最小延时的性能明显优于其他环形架构,同时最大吞吐率达到25.6 Gb/s。     

A delay model for router microarchitectures

This article introduces a router delay model that takes into account the pipelined nature of contemporary routers and proposes pipelines matched to the specific flow control method employed. Given the type of flow control and router parameters, the model returns router latency in technology-independent units and the number of pipeline stages as a function of cycle time. We apply this model to derive realistic pipelines for wormhole and virtual-channel routers and compare their performance. Contrary to the conclusions of previous models, our results show that the latency of a virtual channel router doesn't increase as we scale the number of virtual channels up to 8 per physical channel. Our simulation results also show that a virtual-channel router gains throughput of up to 40 % over a wormhole router     

基于虚拟仪器的强噪声滴灌管生产线的自动测量和控制

为了提高内镶式滴灌管加工和打孔精度，需要建立在线检测和控制系统。高精度电容测微仪通过A／D采集板将电压信号的微变传入计算机，然后利用Lab View软件中的虚拟仪器、虚拟噪声、虚拟滤波、虚拟信号处理等模块对真实生产线进行实时仿真，直到得到理想的测量和控制结果。虚拟仪器编制的自动测量和控制软件具有友好的用户操作界面，节约了试验成本，有效的排除了强噪声干扰，充分满足了生产线的检测和控制要求。     

基于VAPS虚拟仪表反走样设计仿真实现

针对飞机模拟机虚拟仪表设计仿真时存在刻度线走样、刻度线位置不准确以及会产生锯齿现象等缺陷而进行反走样技术研究,提出区域采样技术和Bresenham反走样算法结合,重点在刻度线、字符的反走样技术上对其进行优化设计与研究,提高虚拟仪表画面的显示质量。通过VAPS软件完成了虚拟仪表设计与仿真。试验表明,该算法能够在虚拟仪表研发中实现反走样设计,达到飞机机载电子显示系统对其性能的高要求和标准。     

基于GL Studio的航空虚拟仪表的设计与实现

为了实现航空电子仿真系统中各种仪表的快速建模,从GL Studio平台的技术特点出发,设计开发了一个由外部数据源控制的虚拟仪表。首先,用GL Studio设计虚拟仪表的图形界面;然后用VC++6.0开发一个基于MFC的仪表驱动数据编辑器;最后,编写一个管道通信接口将虚拟仪表与数据源进行连接,从而实现外部数据对虚拟仪表的控制。结果表明,该方法具有很好的实用性。     

High-efficiency pipeline design of binary arithmetic encoder

This paper focuses on the pipeline design of context-based adaptive binary arithmetic coding(CABAC).CABAC is a well-known bottleneck in very large scale integration circuit design of H.264/AVC encoder.Despite its high performance,the tight feedback loops of CABAC make parallelization difficult.Most researchers are concerned about multi-bin processing regardless of pipeline design.However,without pipeline,the overall performance becomes significantly limited.In this paper,the critical path for the hardware implementation of binary arithmetic encoder(BAE)was analyzed in detail.We break down the computing steps to the best extent,and rearrange such steps to the appropriate pipeline to achieve a balanced latency at each stage.Moreover,a new BAE architecture with a five-stage pipeline and one bin per cycle is proposed,the latency of critical path is substantially reduced,and the frequency and throughput rate are improved.An field-programmable gate array implementation of the proposed pipelined architecture in our H.264 encoder is capable of a 190 Mbps encoding rate.A maximum 483 MHz could be achieved on SMIC 0.13μm technology,which meets the requirements of quad full high-definition encoding at 30fps.The proposed architecture can be utilized in other designs to achieve improved performance.