一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法,它综合了top-down和bottom-up两种时钟树拓扑产生方法,以最小时钟延时和总线长为目标,并把合理偏差应用到时钟树的构造中.电路测试结果证明,与零偏差算法比较,该算法有效地减小了时钟树的总体线长,并且优化了时钟树的性能.     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合理偏差应用到时钟树的构造中 .电路测试结果证明 ,与零偏差算法比较 ,该算法有效地减小了时钟树的总体线长 ,并且优化了时钟树的性能     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

一种加载缓冲器的有界偏差平面时钟布线算法

提出了一种加载缓冲器的有界偏差平面时钟布线方法.该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第二步,通过在平面时钟树的适当位置插入缓冲器,得到一个有界时钟偏差的平面时钟树.     

一种新的基于查找表的时钟性能驱动的增量式布局算法

提出了一种新的时钟性能驱动的增量式布局算法,它针对目前工业界较为流行的标准单元布局,应用查找表模型来计算延迟.由于在布局阶段较早地考虑到时钟信息,可以通过调整单元位置,更有利于后续的有用偏差时钟布线和偏差优化问题.来自于工业界的测试用例结果表明,该算法可以有效地改善合理偏差范围的分布,而对电路的其它性能影响很小.     

一种新的基于查找表的时钟性能驱动的增量式布局算法

提出了一种新的时钟性能驱动的增量式布局算法,它针对目前工业界较为流行的标准单元布局,应用查找表模型来计算延迟.由于在布局阶段较早地考虑到时钟信息,可以通过调整单元位置,更有利于后续的有用偏差时钟布线和偏差优化问题.来自于工业界的测试用例结果表明,该算法可以有效地改善合理偏差范围的分布,而对电路的其它性能影响很小.     

一种有效的VLSI平面时钟布线算法

本文提出了一种有效的VLSI平面时钟布线算法，通过自顶向下的对时钟汇点交替的进行水平和垂直划分，然后自底向上的沿着切割线方向对两棵子树进行合并来构造一棵平面时钟树，在构造时钟树的同时完成线网的连接。最后采用启发式的障碍避免算法使线网绕开障碍物。     

基于电路裁剪的统计时钟偏差估计方法

随着集成电路特征尺寸的不断缩小,工艺偏差引起时钟偏差的不确定性,导致时钟偏差呈现出一定的统计特性。分析了哪些时钟路径可能会成为最长、最短路径,提出了一种基于电路裁剪的统计时钟偏差估计方法,可以快速估计时钟偏差的统计特性。实验结果表明,提出的算法可以在很小的精度损失下提高电路模拟的速度。     

VLSI时钟布线算法的研究进展

随着集成电路工艺技术进入深亚微米、超深亚微米阶段，时钟频率已达到数GHz。设计一个高速、零偏差、低功耗的时钟布线算法已成为一项紧要的任务。文章简要介绍了时钟布线算法的研究进展，包括拓扑生成、实体嵌入、缓冲器插入和变线宽优化等各个阶段的各种算法，并指出了目前这些算法存在的一些问题。     

一种基站同步以太网时钟故障分析算法

在无线通信领域中,随着同步以太网时钟在基站上广泛应用,出现了大量与该时钟相关的时钟同步故障。针对这种情况,提出一种基于概率统计的故障分析算法。该算法通过分析基站时钟频率偏差变化数据的概率分布,结合基站时钟同步架构和器件特性,对故障点做出判断。该算法既能实现故障的远程分析定位,又能提前发现故障隐患。     

标准单元模式下的一种时钟驱动增量式布局算法

增量式布局是适应高性能布局设计要求而出现的一种新型布局方法。本文针对时钟设计中的有用偏差时钟布线问题，提出了一种标准单元模式下时钟性能驱动的增量式布局算法CEP。该算法通过局部调整单元位置，重新获得合理的布局，从而降低触发器单元对时钟信号同步性的要求。通过对实际电路的测试，表明CEP算法可以在不破坏原有布局性能参数的前提下，有效地改善触发器单元之间的合理偏差范围，有利于后续的时钟布线。     

带偏差约束的时钟线网的拓扑构造和优化

提出了一种新的拓扑构造和优化方法,综合考虑了几种拓扑构造方法的优点,总体考虑偏差约束,局部进行线长优化.实验结果表明,它可以有效控制节点之间的偏差,同时保证减小时钟布线树的整体线长.     

带偏差约束的时钟线网的拓扑构造和优化

提出了一种新的拓扑构造和优化方法,综合考虑了几种拓扑构造方法的优点,总体考虑偏差约束,局部进行线长优化.实验结果表明,它可以有效控制节点之间的偏差,同时保证减小时钟布线树的整体线长.     

高速多级时钟网布线

提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 .实验证明 ,与将缓冲器插入和布局作为后处理步骤相比 ,缓冲器预先插入和布局在很大程度上避免了布线的盲目性 ,并能更加有效地实现各时钟子树的延迟和负载的平衡 .     

高速多级时钟网布线

提出了一种新的加载缓冲器的时钟布线算法.该算法根据时钟汇点的分布情况,在时钟布线之前对缓冲器进行预先布局,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来,使布线情况充分反映缓冲器对时钟网结构的影响.实验证明,与将缓冲器插入和布局作为后处理步骤相比,缓冲器预先插入和布局在很大程度上避免了布线的盲目性,并能更加有效地实现各时钟子树的延迟和负载的平衡.     

带缓冲器的3D-IC时钟布线

为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题.     

ASIC物理设计中的时钟树综合优化研究

以一款基于HJTC 0.18μm工艺的YAK SOC芯片为例,根据其时钟结构,提出一种能有效减小时钟偏移的方法,该方法通过在门级将时钟根节点分解成若干伪时钟源实现.基于该方法,采用布局布线工具,对YAK SOC芯片进行时钟树综合,得到了较好的效果.给出了一种采用缓冲器和反相器相结合构建时钟树以降低时钟树功耗的方法.通过...     

时钟延时及偏差最小化的缓冲器插入新算法

本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法.基于Elmore延时模型,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数.当缓冲器布局使所有缓冲器间延时函数具有相同导数值时,时钟延时达到最小;当所有源到各接收端点路径的延时函数值相等时,时钟偏差达到最小.对一棵给定的时钟树,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器,通过优化缓冲器的位置实现时钟延时最小;通过调整缓冲器尺寸和增加缓冲器层数,实现时钟偏差最小.